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[参考译文] ADC32RF45:我们的定制电路板(修改为 ADC32RF45)不能与 TS14J57EVM 进行通信

Guru**** 1135610 points
Other Parts Discussed in Thread: LMX2592, ADC32RF45EVM, TSW14J57EVM, LMK04828, ADC32RF45, LMH6401, LMH5401, LMX2582
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1302872/adc32rf45-our-custom-board-adc32rf45-modified-doesn-t-communicate-with-tws14j57evm

器件型号:ADC32RF45
主题中讨论的其他器件: TSW14J57EVMLMK04828、LMX2592、 LMH6401、LMH5401LMX2582

您好!

我们遇到一些问题、即我们的板无法 使用 HSDC Pro 与 TWS14J57EVM 进行通信。

当我单击捕获按钮时、我观察到一条超时消息。  SYNC 信号变为低电平、不再上升。

在 GUI 中执行"reset board"命令可将 SYNC 信号恢复为高电平状态。  

不过、点击"捕获"按钮时会持续发生超时。

我们制作了 基于 ADC32RF45EVM 的定制板、用于测量高速光电探测器的信号。

我们没有 FPGA 开发环境 、并且目前按原样使用 TSW14J57EVM、因此我们决定继续 单独创建定制板。

我们的 电路板包含一个微控制器(STM32F103) 、用于使用 SPI 初始化 ADC32RF45、LMK04828和 LMX2592 、以及用于信号调节的嵌入式 LMH6401、LMH5401。

 在 PCB 板设计期间、芯片或连接器(FMC)之间连接的布线长度由 ADC32RF45EVM 更改。

考虑到 JESD204B 标准对时序问题的敏感性、我努力平衡差分线路的长度。

由于未建立通信、我们检查了要发送到每个芯片的时钟。 我确认时钟频率与 ADC32RF45EVM 的时钟频率相匹配。

但是、由于示波器的带宽有限、无法精确测量它们之间的信号时序。

我们目前怀疑电路板之间的时钟时序和数据通道时序。

特别是、我们怀疑 与参考 EVM 板相比、数据通道的长度缩短可能会引起问题。

我们很好奇这种怀疑是否有效、以及我们是否需要调查其他方面。

非常感谢您的建议。  

谢谢你。

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    尊敬的 Sanghyun:

    只要在每对布线内匹配、较短的布线就不会影响连接的链路。 TSW14J57EVM 上的 LED D3是否在闪烁? 否则、我怀疑 FPGA 的参考频率不正确。 当您在"ADC Output Data Rate"字段中输入"Sample"时、应该会出现一条信息、并告知所需的参考时钟频率。 确保此项匹配。 每次捕获时、HSDC Pro 都会重新初始化 JESD 链路。 如果按 Capture 功能后 SYNC 切换为低电平、但并未再次上升、则 ADC 未发送 K28.5字符或 FPGA 未接收到这些字符。 此处数据通道的物理布线长度不重要、因为 CGS 发生在 ILAS 阶段之前。 截然不同的布线长度会影响 ILAS、而非 CGS。 当 FPGA 在每个通道上接收到4个 K28.5符号之后、会发生 ILAS。 这一问题通常被称为"卡在 CGS 阶段"。 可以尝试使用寄存器字段将 ADC 置于重复 K28.5测试模式: 链路层测试模式

    此致、Chase

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    你好,蔡斯

    感谢您的答复。

    我描述了我们的条件。 当 STM32在电路板中完成 ADC 初始化后、LED D3 (RX SYNC)以9秒的间隔闪烁。
    我们使用 LMK04828和 LMX2592在2949.12M 处使用内部 CLK、并使用 ADC32RFxx EVM GUI 文件夹中的 LMX_2949p12M.cfg、LMK_ADC32RF45_BYPASS_2949Msps.cfg、ADC32RF45_8224.cfg 文件设置寄存器。
    对于重复的 K28.5测试图形模式、我修改了 STM32的 ADC INIT 代码。 在具有100ms 间隔的主循环中、在0x690003 (JESD DIG 通道 A、B)处设置0x60、并取消设置(0x00)为0x690003。
    但是、HSDC GUI 中始终发生超时。 TX SYNC (LED D1)为高电平。

    如果我在设置中出错、请提供有关如何解决问题的更具体的指导。

    谢谢

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    尊敬的 Sanghyun:

    您是否能够在以下阶段在以下这些电阻器处探测 EVM 的 SYNCBP/M 网络:

    1. 按下采集按钮之前
    2. 按下"捕获"按钮期间
    3. 采集按钮后的观察窗口。

    确保 JESD 数字页的寄存器0x002的位7和位6都设置为0以使用硬件 SYNCb。

    此致、Chase

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    我 使用探针 SYNCBM (36) EVM 和我们的电路板。

    我无法在公司中上传图像、因此我使用 ASCII 字符绘制信号。 抱歉...

    此致

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    探测图像上传!  

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    尊敬的 Sanghyun:

    很抱歉耽误你的时间。 感谢您的分享。 对 ADC32RF45EVM 进行编程时、您能否记下 TSW14J57EVM 上的脉冲 LED。 使用定制板时、光是否以相同的速率脉动?

    谢谢,Chase

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    两个灯以相同的速率脉动。 (D2、D3)

    我们已在 ADC32RFxx EVM GUI 文件夹中初始化板3 ini 文件。 (2949.12M、旁路、14位)

    ADC32RFxx EVM GUI 上的 Quick Setup 选项卡中的 EVM 设置  

    1.奈奎斯特区域:2ST 奈奎斯特区域

    2. CLK 来源:LMX2582至 ADC

    3.内部时钟频率:2949.12Msps

    ADC 模式:旁路

    5.分辨率:14位

    => ADC32RF45_LMF_8224

    描述 下载固件(ADC32RF45_LMF_8224)之后 TSW14J57EVM 上的 LED 状态。

    D1: 点击"Capture"按钮后闪烁一次

    D2:以5.493Hz 的频率闪烁。

    D3:闪烁的频率为0.083Hz。  (6s 高、6s 低)

    D4:始终开启

    D5:始终开启

    D6:关闭

    D7:关闭

    D8:始终开启

    D9:始终开启

    谢谢

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    尊敬的 Sanghyun:

    感谢您提供这些信息。 它确认计时应该没有问题。

    您是否可以增加 ADC 和 FPGA 的 K 值、也可以增加 FPGA 中的 RBD? 在 HSDC Pro 中、这可以通过打开 ADC32RF45_LMF_8224 ini 文件来实现)。 如果未设置为32、请更新 ADC 以使用 K=32、因为这将为 ILAS 启动阶段提供最长时间。

    您是否具备通过 Intel JESD IP 配置 TSW14J57EVM 的能力? 很遗憾、我们无法使用 HSDC Pro 访问此信息。 如果可以这样、您是否可以将 ILA 设置为触发数据通道 K28.5符号(0xBC)和 SYNCb 设为低电平? 这应该会在 CGS 阶段的这一部分(下面的蓝色箭头)触发 ILA。 ILA 深度应足以捕获链路配置数据(ILAS 阶段的多帧2)。 此外、请检查全部8个 RX 通道上是否存在 K28.5符号(0xBC)。 通过几个链路启动尝试此操作。 知道最长通道后、可以将 ILA 设置为触发最长通道的数据、并仍将0xBC 设置为触发值。 这将确保所有其他通道都有 K28.5符号。 这 还会使 ILA 触发器位置更靠近 ILAS 序列。

      

    与此同时、我将继续思考一些有趣的方法、这些方法可按原样使用我们的硬件和 HSDC Pro 软件进行调试。

    谢谢,Chase

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    您好、Chase。

    我们尝试更改了 GUI (ini 文件)和 ADC 寄存器中的 K 值(0x690007、每多帧帧帧数(K))。

    在测试时、我更改了 ADC32RF45_LMF_8224.ini 文件和 ADC 寄存器中的 K 值相同(1~32、0~1F)、但无法通信。 (超时错误)

    您是否需要通过组合文件和寄存器的值来检查时序?

    是否可以使用 ini 文件或 Instrument Options 选项卡中的"Dynamic Configuration"来修改 GUI 中的 RBD?

    能否使用 ini 文件或"Instrument Options"选项卡中的"Disabled"菜单来配置 JESD204B 相关参数?

    此外、我们正在计划解决该问题、以委托外部 FPGA 开发团队进行开发。

    是否可以下载 NIOS 固件代码以便他们能够准确地了解其操作?
    (TSW14J57RevE_16L_XCVR_ADCDDRDACBRAM 项目)

    谢谢。

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    尊敬的 Sanghyun:

    我不知道你对计时的意思是什么,没有这样的东西应该是必要的。 无法修改 FPGA 中的 RBD、但可以使用 INI 文件修改 JESD 参数、例如 K 值。 只需将 JESD IP Core_K=16更改为接受您喜欢的 K 值。 这是用于固件的.qar 文件。

    e2e.ti.com/.../7823.TSW14J57RevE_5F00_16L_5F00_XCVR_5F00_ADCDDRDACBRAM.qar

    谢谢,Chase

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    您好、Chase。

    感谢您的快速回复。

    系统要求我更改 ini 文件中的 JESD 参数以解决此问题。

    对于此问题、是否有除 K 值以外的任何可修改参数?

    我们问的计时问题是、两个 K 值(ini 文件中的一个 K 值和 ADC 寄存器中的另一个 K 值)的不同组合是否会产生不同的结果。

    另外、我们希望有关 II 项目中包含的 hex 文件的 NIO-QAR 固件代码。

    如果您可以提供 NIO-NIOS- II 固件代码和项目文件、请共享下载链接。

    谢谢、儿子。

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    尊敬的 SON:

    如果 K 值不匹配、链路可能会出现问题、因为这将直接影响多帧长度、以及这个 LMFC 时序、sysref 频率等。 TI 不再为开发该固件的团队提供支持、因此很难提供支持。 我已共享了该固件的所有源代码、遗憾的是、我们没有其他任何内容。

    谢谢,Chase