[参考译文] DAC11001B：时序图

尊敬的 Dietmar：

我向设计人员确认、您无法使用 LOAD/LDAC 引脚将 SYNC 保持在低电平并将数据移入寄存器。 如果您有任何其他问题、请告诉我。

谢谢。
埃林

您好、Erin、

感谢您的快速响应。

数据表并未说明有两个32位寄存器、并且每个寄存器均由不同的寄存器进行控制。 SYNC 看起来是时钟的简单门信号、而不是在第二个寄存器中存储32位的触发信号、而第二个寄存器会通过 LOAD 引脚的下降沿传输到另一个寄存器中。

最好是数据表包含电路图、  以便如何实现由32位移位寄存器-加载了/SYNC 的上升沿的32位并行寄存器以及加载了/LOAD 的下降沿的数字输入。 一张图片显示超过千个字。  

在应用手册"揭秘使用20位 DAC 生成超低噪声、高保真波形所面临的设计挑战"中、您将看到 DAC11001B 能够以10kSPS 更新速率生成1kHz 正弦波。

对于该应用、时序图是如何锁定的？

此致 Dietmar

尊敬的 Dietmar：

这很令人困惑、但在 LDAC 部分中有相关介绍。 首先、这里是功能图、显示了缓冲器寄存器与 DAC 寄存器是分开的、但它没有提到触发器是 LDAC。  

第7.5.3节介绍了 LDAC 功能。 "DAC11001B 提供软件和硬件同时更新和控制功能。 DAC 已被设计为双缓冲架构、这样的话、可为 DAC 输入全新数据、而又不会干扰模拟输出。 数据更新可在同步或者异步模式中执行、这取决于 LDAC 模式位(地址02h、B14)的状态。'  

如果器件处于异步模式、数据将自动从缓冲寄存器移动到活动寄存器、而无需您进行任何其他输入。 在同步模式下、数据不会从缓冲寄存器移位、直到切换 LDAC。 在异步模式下、您可以有效地忽略 LDAC 引脚。

在计时方面、我认为10kSPS 在30MHz 该器件的 SPI/SPI 50MHz 频率的标称时间范围内。 您可以使用图6.1中的时序图。

谢谢。
埃林

您好、Erin、

我们正在收集越来越多的好信息、但这些信息并没有完全回答我的问题。

让我们再从数据表开始、数据表中有两种模式：异步和同步、但如 "图6-1所示。 串行接口写入时序：独立模式"仅一种模式、不说明描述了哪种模式。

对于两种不同的模式、我希望有两个不同的时序图。 如果您能发布这两个时序图、我将非常高兴。

如果我们假设根据您所描述的时序进行计算、则只能将 DAC 的模拟路径写入 突发模式。
32位数据通过32位时钟边沿移入串行寄存器。 之后、必须停止数据和时钟、直到数据存储在 DAC 寄存器中的 DAC 中。

 一个模拟样本结束与下一个模拟样本开始之间所需的额外时间间隔可以通过以下公式计算得出：tcsh (SCLK 下降沿至 SYNC 上升沿) 20ns + Tcshigh (同步高电平时间) 100ns + TCSS (同步下降沿至 SCLK 下降沿) 36ns = 156ns。 每个32位数据样本之间必须有156ns 的间隔。  

这意味着/LDAC 的更新频率不是移位频率的偶数倍、具有连续数据和时钟信号的 DAC 通常就是这种情况。 换句话说、如果 DAC 以数据表"图6-43 "中所述的768kHz 更新速率运行。 1kHz 频谱与频率间的关系"公共频移频率为24.576000MHZ (即音频采样速率)。 根据您所描述的时序、实际移位频率必须高于 24.576000MHZ 、这样才能 生成高于156ns 的样本之间所需的时间差。

任何人都不能以"相信"为基础开始严肃的设计。 请与 IC 的设计人员核实您此处提供的信息。

请在 "图6-43中发布用于生成信号的时序图。 1kHz 频谱与频率间的关系"、更新速率为768kHz。

再次感谢

迪特马尔

尊敬的 Dietmar：

正确的、即每个数据样本之间需要156ns 的间隙、但该计算假定 IOVDD 和 DVDD 较低。 返回应用手册、团队使用的是38.4MHz 时钟频率、这意味着它们在更高的输入电压范围内工作。 在这种情况下、计算将变得

TCSh + Tcsigh + TCSS = 10ns + 50ns + 18ns = 78ns。  

此外、如果您在异步 模式下操作、您将能够忽略 LDAC 引脚、因为 DAC 将在 SCLK 的最后一个边沿上自动更新。 如果您以最快的频率运行、每组32位将花费大约728ns、从而提供超过1Msps 的采样率。 当然、这是 SPI 参数的最小时间范围、因此这不现实、但可通过快速 SPI 时钟时序实现768kHz 采样。

谢谢。
埃林