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[参考译文] TSW14J57EVM：需要 Quartus Design 文件来确认时钟方案

admin
Guru**** 1831610 points
Other Parts Discussed in Thread: TSW14J57EVM, AFE7950
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1323383/tsw14j57evm-need-quartus-design-file-to-confirm-the-clock-scheme

器件型号：TSW14J57EVM
主题中讨论的其他器件： AFE7950

您好！

我将 Agilex-7 FPGA 与 AFE7950相连。 为了 确认 JESD 时钟和电路板同步的时钟方案、我需要 TSW14J57EVM 电路板的 Quartus 设计。 请提供 Quartus 设计文件是否可用。  

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    TI__Guru**** 1831610 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好 Mangesh、

    TSW14J57EVM 的 FPGA 设计是通过第三方创建的、遗憾的是、TI 无法提供源文件或支持。 FPGA 设计旨在按原样使用。 此外、时钟在很大程度上特定于收发器、TSW14J57使用 Arria10 FPGA。  对于 Agilex FPGA、我们建议从 Intel 获取 JESD IP、并在 Intel 支持下确认时钟设置。

    您在查询中提到了电路板同步、因此我假设您的系统需要确定性延迟(或同步多个器件)。 如果 SYSREF 和时钟设置正确、您应该能够在系统中的所有 JESD 器件之间实现同步。

    此致、

    艾米特