[参考译文] ADC12DJ3200EVM：需要支持以在 ADC12DJ3200EVM 电路板中生成一次性 SYSREF。

您好 Krupesh：

下面我在 ADC12DJ3200 EVM GUI 中添加了 LMK04828选项卡的屏幕截图、您必须在该选项卡中将 LMK04828配置为脉冲发生器模式。 sysref 的频率将取决于您的 LMFC、该 LMFC 可使用以下公式进行计算  

f_sysref = SERDES_RATE /(10 * F * K *n)  

这将使用 GUI 中的 sysref 分频器选项卡进行设置、并将基于提供给 LMK 的参考频率。

此外、您还必须对 EVM 板本身进行一些硬件改动、以获得最佳性能、我会将 LMK 中的参考频率直流耦合到 ADC 中。 此外、如果您希望提供外部 LMK 基准、也必须进行此交换。 通过卸载 R67并安装 R70。

关于你的第二个问题，我也不清楚你所指的是什么，你能否作进一步澄清。 如果您担心在 ADC 准备好配置 SYSREF 之前发生的 SYSREF 脉冲、则可以在 ADC 完成配置并准备好接收脉冲后触发 SYSREF 事件。

此致！

埃里克  

感谢 Eric 的快速响应。

但我更改了 GUI 配置、编程后、GUI 配置自动更改为默认值、SYSREF 上没有观察到差异、即 SYSREF 持续脉冲。 请参阅随附的卡扣。

关于第二个问题、我将 FPGA 用作接收器。 FPGA 编程和 ADC 编程时间将会不同。 那么、如果 FPGA 编程时间更长、如何确保 FPGA 不会错过一次性脉冲。

谢谢！

克鲁佩什

如果在更改 SYSREF 配置后未对 ADC 和时钟进行编程(要运行热/冷复位测试、这是必需的)、我可以根据您的建议生成一次性 SYSREF。 我想了解如何 对 SYSREF 配置更改进行编程。 此外、更改 SYSREF 配置后、在 FPGA 逻辑分析仪的 SYSREF 上会观察到干扰、因此 FPGA 和 ADC 都会重新启动运行。 这可能是由您建议的直流耦合导致的。 我需要避免这些干扰的确切含义是什么？ 我不想为 LMK 使用外部时钟、据我了解、板上不需要更换电阻器。

谢谢！

克鲁佩什

您好 Krupesh：

如果使用 ADC GUI、您必须首先使用第一页上的按钮对 ADC 和时钟进行编程。 点击该按钮会将 GUI 中的所有其他内容重置为默认值、您将必须再次完成此操作。  

要正确地将 ADC 和 FPGA 与参考频率对齐、您必须首先对 ADC 进行编程、对 FPGA 进行编程、启动 FPGA 链接、然后配置 ADC 参考频率。 一个简短的问题是、您能否确认您是否使用 TI JESD IP、以及您使用什么采集卡来采集数据？ 它是 TI 解决方案、定制开发套件还是其他开发套件？

如果您尝试在 LMK 上使用脉冲发生器模式、您应该将来自 LMK 的信号直流耦合到 ADC 和 FPGA、我还会再次检查 FPGA 上的参考频率路径、以确保它不会在那里的某个位置进行直流耦合。 我不确定您的意思是更改 SYSREF 配置、您是否只是指更改 GUI 中的值、您会看到波形中的干扰、还是在您触发一个事件之后？

是的、如果您不希望使用外部时钟、则无需对硬件进行任何更改。

此致！

埃里克  

您好、Eric、

请在下方查看我的答复

如果使用 ADC GUI、您必须首先使用第一页上的按钮对 ADC 和时钟进行编程。 点击该按钮会将 GUI 中的所有其他内容重置为默认值、您将必须再次完成此操作。  

要正确地将 ADC 和 FPGA 与参考频率对齐、您必须首先对 ADC 进行编程、对 FPGA 进行编程、启动 FPGA 链接、然后配置 ADC 参考频率。

Krupesh -理解是自动化无法实现、即无法执行冷复位测试、因为在每次下电上电后都可以手动更改 SYSREF 的配置。 理解为、要配置一个较短的 SYSREF、应遵循以下步骤。

(1)给电路板上电

(2)在第一个选项卡中对 ADC 和时钟进行编程

(3)在 LMK->SYSREF 和 SYNC 选项卡中更改 SYSREF 配置、然后单击 Trigger SYSREF 按钮。  

一个简短的问题是、您能否确认您是否使用 TI JESD IP、以及您使用什么采集卡来采集数据？ 它是 TI 解决方案、定制开发套件还是其他开发套件？

Krupesh -我不在使用 TI JESD IP。 我正在使用其他开发套件(Polarfire FPGA)来采集数据

如果您尝试在 LMK 上使用脉冲发生器模式、您应该将来自 LMK 的信号直流耦合到 ADC 和 FPGA、

Krupesh -您能详细说明一下吗？ 执行直流耦合是否需要对配置或硬件进行任何更改？

我不确定您的意思是更改 SYSREF 配置、您是否只是指更改 GUI 中的值、您会看到波形中的干扰、还是在您触发一个事件之后？

Krupesh -是。 我仔细观察并发现不会产生干扰。 SYSREF 会定期切换、并保持有效状态超过一个时钟周期。 理解是、在点击"Trigger SYSREF"按钮之前、不应在脉冲发生器模式下切换 SYSREF。 请查看附加的 SYSREF 和调试器波形配置(sysref_in 是来自 ADC 卡的输入)。

Eric、您好！

不会产生上面波形中显示的脉冲、对吧？ 由于 GUI 的 SYSREF 和 SYNC 选项卡中的脉冲计数设置为8、因此理解是当点击触发器 SYSREF 时、LMK 应生成8个 SYSREF 脉冲。

我在 GUI 中遗漏了任何内容吗？

您好 Krupesh：

上面列出的步骤是配置 ADC、时钟和参考频率的正确步骤。 如果您需要更高级的功能、我建议使用与 GUI 不同的方法来配置一切。 GUI 更多地用作器件评估工具、而不是用于自动测试等更高级的用例。

是的、为了实现 sysref 的直流耦合、需要对电路板进行一些硬件改动。 正如您在下面的屏幕截图中看到的、从 LMK 到 ADC 的线路上有交流耦合电容器、您必须将它们替换为0欧姆电阻器。 对于 FPGA、sysref 已经是来自 ADC EVM 的直流耦合、因此您必须仔细检查 FPGA 板原理图并检查其是否为直流耦合而不是交流耦合。

我看到您在 ILA 中提到的信号、我认为这可能是您更改配置时 LMK 上产生的干扰。 您是否能够使用示波器探测此信号并验证波形？  

是的、您的理解是正确的、脉冲不应该出现、我认为可能 sysref 输出中存在足够大的干扰以导致您的 FPGA 出现逻辑高电平、但并非真正的 sysref 脉冲会被触发。 当您单击火警参考脉冲发生器时、它应该会输出8个脉冲。

此致！

埃里克·克莱克纳

感谢 Eric 为硬件更改提供了详细信息。 我将检查 FPGA 板、并确保它是直流耦合的。

您能否建议采用相应的程序来使用连续 SYSREF (直到脉冲发生器模式问题得到解决)以实现确定性延迟、即考虑 ADC 和 FPGA 的不同编程时间？ 为了测试确定性延迟、我为脉冲发生器模式实现了一个计数器。 当检测到 SYSREF 上升沿时、计数器复位并在此之后递增1、直到 FPGA JESD IP 提供第一个数据、即在完成初始化和初始通道对齐后。 期望每次下电上电时计数器值应保持一致。 我正在使用来自 LMK 的 DEVICE_CLK 来递增计数器。

您好 Krupesh：

如果您的应用可以使用连续参考频率、那么我实际上建议您使用这种模式、而不是脉冲发生器模式、因为您不必将参考频率直流耦合到任何可能在某些情况下会成为问题的部件。  

首先、您应该像正在做的那样在 GUI 的第一个选项卡上对 ADC 和时钟进行编程、然后在 GUI 中配置连续的 sysref、您将转到我在第一篇文章中展示的 GUI 中的同样位置、而不是选择 sysref 源作为脉冲发生器、您将选择 Continuous (连续)、然后对 sysref 分频器进行编程、以获得正确的 sysref 频率。 此外、还有一点我之前忘了要说明、那就是必须为 ADC 启用参考频率输出、如第二幅图片中所示。

然后、一旦将 sysref 与 ADC 和 FPGA 对齐、您就可以关闭到 ADC 和 FPGA 的 sysref 输出、这样就不会有在系统中运行连续 sysref 的任何缺点了。 我认为这比使用参考频率脉冲发生器实施起来要简单得多、因为它不需要对电路板进行任何硬件更改。

此致！

埃里克

谢谢 Eric。 我将尝试您提供的步骤来使用连续 SYSREF。