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器件型号：ADC128S102 SPI 接口对非单调性的耐受程度如何？ SCLK/CS/MOSI 线路上是否有抗尖峰脉冲滤波器？ 我正在 ADC 的信号边沿上看到高达100mV 和0.5ns 至1ns 的非单调性、 这些是否会对 SPI 通信产生负面影响？
SPI 接口对非单调性的耐受程度如何？ SCLK/CS/MOSI 线路上是否有抗尖峰脉冲滤波器？ 我正在 ADC 的信号边沿上看到高达100mV 和0.5ns 至1ns 的非单调性、 这些是否会对 SPI 通信产生负面影响？
大家好、Courtney、
感谢您的提问。 数据表中未提及数字线路上的此类滤波器。 只要不违反 VIL、VIH 和时序规格、SPI 通信就应该没问题。
如初稿中提到的 Collin 所述、在这些线路上串联添加小电阻器可能有助于减少任何振铃。
此致！
萨米哈
以下是我们看到的一个示例。 VIH 电压以上的上升沿存在一个具有较低问题的类似非单调性：
数据表显示最小时钟高电平/低电平时间为25ns、但不清楚 SCLK 的变化是否短于这会导致任何问题。 以下降沿最极端的情况为例、如果 ADC 看到的高电平(实际)->低电平(nm)->高电平(nm)->低电平(实际)比最短 SCLK 高电平/低电平时间 快得多、这可能会被视为非常快的时钟周期？
下面是 SCLK 的示波器屏幕截图：
大家好、Courtney、
感谢您分享示波器屏幕截图。 最短高电平/低电平时间实际上为18.75ns、因为最小 SCLK 占空比为30%、如下所示。 注意：这些器件的数据表格式有点混乱、30%是最小占空比、40%-60%是典型值、70%是最大值。
因此、除非 nm 保持高电平或低电平的时间至少为18.75ns (使用16MHz SCLK 时)、否则 ADC 不会将 nm 识别为 SCLK 周期。 由于您的 nm 的持续时间为0.5ns-1ns、因此应该不会在 SPI 通信中造成问题。
此致！
萨米哈
