[参考译文] ADS7953：PD的SCLK时序与SPEC不符 μ A

测试发现、在 DI05=1的条件下、PD 将在 PD 当前帧中的第16个 SCLK 处下降、但根据规范、在下一帧中不会下降到第16个 SCLK PD 处。 下面、第一张示波器图片显示在15 SCLK 的下降沿没有 PD 成功、而第二张图片在16 SCLK 的下降沿实现了 PD 成功

您好！

您提供的两张图片显示、在一种情况下、器件未断电、而在另一种情况下、器件未断电？  黄色迹线(CH1)上的信号是什么？

是、黄色是 cs、蓝色是 SDI、红色是 SCLK

好的-那么、您使用什么作为设备断电的最终案例？  我在您提供的屏幕截图中没有看到这一点。

芯片处于手动模式、我向 PD 发送 d05=1的 SDI 命令、不使用 GPIO 功能、所以当第16个 SCLK 下降沿进入当前帧时、VA 的电流为0 mA

因此在第一个屏幕截图中、黄色、因为/CS 在前3-4个 SCLK 周期中无效。  你能解决这个问题吗？

 这是第二张图片

并且规格的说明与该规格的

从最后两个屏幕快照中、注意/CS (这次是蓝色迹线)如何比最后一个 SCLK 略高、而在第二个图片中、在/CS 变为高电平之前可能有200nS 延迟。  能不能让/CS 时间保持恒定来观察至少 tSU1和 tD3时序(见数据表的第17页)？

该设备触发的 PD tD3为14ns,tSU1为10ns,VBD 为3v。我想让你测试它。 也许这是一个错误的消息。