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[参考译文] ADC128S052-Q1：运行低于3.2 MHz 的 SCLK 时性能下降

admin
Guru**** 1641220 points
Other Parts Discussed in Thread: ADC128S052-Q1
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1348704/adc128s052-q1-degradation-when-running-sclk-lower-than-3-2-mhz

器件型号：ADC128S052-Q1

您好！

TI 能否提供有关上所述降级的更多详细信息？

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1278700/adc128s052-q1-sclk-frequency

当  ADC128S052-Q1 SCLK 小于3.2 MHz 时？ 我们正在专门研究在500kHz 至2 MHz 之间运行 SCLK、并且需要了解器件运行过程中所有可能的降级。

谢谢！

布赖恩

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    TI__Guru**** 1641220 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Brian、

    感谢您的提问。 由于这是较早的 National Semiconductor 器件、很遗憾、我们在那些较低的时钟速度下没有测试数据。 据我所知、低于3.2MHz 可能会使交流性能降低~1dB、并没有什么大不了的。 但是、我不建议低于800kHz 的最低时钟速度、因为我不确定此时的性能会如何变化。

    此致、

    萨米哈