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[参考译文] DAC38RF82EVM:为了在8800 MHz 上实现 DAC 时钟频率、评估板需要1100 MHz 频率基准、而 DAC 参考频率为100 MHz

Guru**** 1456330 points
Other Parts Discussed in Thread: LMK04832, DAC38RF82, DAC38RF82EVM, LMK04828
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1348843/dac38rf82evm-in-order-to-have-a-dac-clock-frequency-at-8800-mhz-the-evaluation-board-requires-a-1100-mhz-frequency-reference-whereas-the-dac-reference-frequency-is-100-mhz

器件型号:DAC38RF82EVM
主题中讨论的其他器件:DAC38RF82LMK04828、LMK04832

您好!

我正在使用评估板(DAC38RF82EVM)和 TSW14J57信号发生器评估 DAC38RF82。

100 MHz /+6dBm 信号馈送到 LMK (J4连接器)的输入端。

通过以下配置、一切正常、可在 DAC 输出端获得正确信号。

现在、目标是提高 DAC 时钟频率、以便在 DAC 输出端从2000 MHz 到3600 MHz 生成信号。

我始终将系统的100 MHz 基准并使用低 PLL 分频器值(为了获得良好的相位噪声)、我想在8800 MHz 下使用 DAC 频率(频率值处于高频带 VCO 的频率范围)。

使用以下配置、要馈送到评估板上 J4连接器的信号的频率是1100 MHz! 目的是保持100 MHz 作为频率基准...

通道数已增加(从4个增加到8个)、以获得较低的串行器/解串器通道速率。

有人能解释一下在这种情况下为什么需要1100 MHz 信号吗?

难道是因为 DAC 芯片本身的缘故吗?

还是由于评估板的架构?

感谢您的帮助!

阿兰

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    尊敬的 Alain:

    任何问题都由 EVM 引起。 DAC 本身可以通过 PLL 以8800MHz 运行而不会出现问题。 与其他帖子一样、请显示相同的3个时钟选项卡。 和输出分频器。  

    谢谢,Chase

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    尊敬的 Chase:

    以下是在8800 MHz DAC 时钟上针对此设置请求的信息。

    LMK PLL1配置:

    LMK PLL2配置:

    LMK 时钟输出:

    DAC 时钟选项卡:

    阿兰

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    尊敬的 Alain:

    问题在于该特定模式可用的输出分频器组合。 FPGA 需要一个 SerDes/10信号作为 LMF821模式的基准。 如果串行器/解串器速率为2.75Gbps、则此评估板的 FPGA 的基准必须为275MHz。

    LMK04828没有小数分频器选项、只有整数、因此需要使用1100MHz。 如果有分数、则可以提供275MHz、并将 FPGA 输出除以1、将 DAC 输出除以2.75、以实现100MHz、但这不是可行的。 相反、我们必须找到这两个频率的 LCM、即100MHz 和275MHz。 这个结果是1100MHz。 DAC 1100MHz 基准为 FPGA/11 = 100MHz、1100MHz 基准为 FPGA/4 = 275MHz。

    如果您将 FPGA 分频器值从16更改为4、那么在不使用 J4连接器的1100MHz 输入进行任何其他修改的情况下、该功能应该能够正常工作。

    此致、Chase

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    您好,Chase:

     

    当您写下" FPGA 需要一个 SerDes/10信号作为 LMF821模式的参考"时、您是否确认这是由于评估板/图形发生器架构导致的?

    在我们使用 DAC 芯片的设计中、我们必须相应地定义架构。 是否必须使用外部 PLL? 为了向 FPGA 馈送正确的时钟、应进行校验…

      

    阿兰

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    尊敬的 Alain:

    是的、FPGA 参考要求由评估平台和所使用的 FPGA JESD IP 决定。 很遗憾、报告内容是由第三方合同创建的、该合同不再与 TI 签订、因此我无法了解所使用的 JESD IP 的任何详细信息。 在我们的 EVM/FPGA 评估解决方案的某些情况下、使用 LMK PLL2可能是强制性的、也可能不是强制性的。 我建议您现在考虑选择 FPGA JESD IP 内核、看看是否需要在计时方面有任何特殊注意事项。 如果使用 Xilinx FPGA、我强烈建议考虑使用 TI-JESD204-IP 、因为当您的电路板启动出现任何问题时、TI 可以同时为 DAC 和 FPGA 内核提供支持。

    设计中的另一种灵活性是使用 LMK04832而不是 LMK04828、因为'32器件具有高达1024的整数分频器、而 LMK04828只有高达32的整数分频器。  寄存器映射会有所不同、但有在线工具(TICS-PRO)可用于为该器件生成新的寄存器配置。

    谢谢,Chase