您好！
我们将为采用 ADS54J60 ADC 和 DAC39J84 DAC 的新型 ADC/DAC 板创建 FW 项目。 我们正在使用"TI204C-IP-Release-v1.12-late" IP、该 IP 在自述文件中声称它适用于2022-x 及以上版本。 但是，在合成 IP 内核时，会出现以下问题：
加密源内部的字符串13,563,13112和6上到底发生了什么情况？
我们能够解决 Vivado 2023.2中的问题
文档中指出、如果仅使用 IP 功能的 RX 部分、则未使用的属性可保留为默认值。 但这就是导致错误的原因。 我们再次从 "zcu102_8b_10b" 示例开始、综合成功。 然后、我们调整了所有未使用的参数以满足我们的用例(即所有 TX 相关的参数)、这有助于消除加密 IP 内部的错误。
接下来、我们遇到有关 TI IP 的 I/O 端口的错误。 Vivado 要求在项目顶层仅使用 VHDL 或 Verilog 代码。 TI IP 是用 System Verilog 编写的、因此我们在纯 Verilog 中创建了一个包装器、它只传递信号。 但是、TI IP 使用一些纯 Verilog 无法处理的特定类型的信号(2D 和3D 阵列)。 因此、我们在系统 Verilog 中创建了另一个包装器、该包装器将所有特定 I/O 适配 TI IP 并适配到顶层模块。
现在合成通过
