[参考译文] ADC12DL3200：不同数据通道之间的长度匹配要求

您好、Charan：

从技术角度而言不是、如果您单独使用这两个 ADC、则无需长度匹配所有四个组(ABCD)。

但是、这可能是用于采集数据的 FPGA 类型的限制。 我正在为您检查这一点。

我会在几天内就这件事与您联系。

此致、

Rob

您好、Charan：

Rob 的观点是准确的(您在原帖中已提到这一点)。 理想情况下、不需要在 AC 和 BD 之间进行长度匹配。  

也就是说、由于每条总线都有自己的时钟和选通引脚、因此您也无需在 A 和 C 之间匹配。 在每个总线被独立捕获后、接收端的缓冲器应该可以帮助您对齐采样。  

此致、

艾米特  

尊敬的 Amet：

非常感谢您的答复。

通道 A 和 C 之间的最小计时偏斜要求是什么？

我还需要澄清以下问题：

•  我的设计中只有1个 ADC、因此我不使用 SYSREF 信号。 但按照 图6-2中的时序图显示。 在第30页中、在 tLAT (STB)之后检测到 SYSREF 信号后、选通信号生效。 如果未使用 SYSREF 信号、何时将选通信号置位？  
• 如果我持续  从 ADC 采集数据、选通信号是在开始时只置位一次、还是在捕获时切换？

提前感谢   

您好、Charan：

最小计时偏斜实际上取决于 Rx 的确定方式。 这意味着关于 RX 而不是 TX 的设置/保持。

要做到这一点、FPGA 中可能存在缓冲器设置。

否则、我建议从差分对到差分对的距离不超过+/-100mil。

Ameet 将解答您的其余问题。

此致、

Rob

您好、Charan：

我建议使用 FPGA 中的 Rx 架构(而不是通过计时结束和长度匹配限制)解决 A/C 和 B/D 同步。

ADC 的功能是将一定数量的样本组合到一个帧中。 选通信号用于将帧彼此区分开(然后可用于在 ADC 内或多个 ADC 之间对齐多个通道的输出)。 可以通过 LFRAME 寄存器(地址0x202)设置帧长度。 一个常见的示例是将其设置为16 (每16个样本产生一个选通脉冲)。

一旦获得选通模式、它将无限重复、您可以使用它将 A 的样本与 C 和 B 的样本与 D 对齐。这将有助于解决非常严格的布线限制问题(从而简化电路板布局)。

最后、在高数据速率下、还可能会在通道的通道内出现数据偏差。 频闪灯模式也可用于提升您的优势。 PAT_SEL 寄存器可用于在所有数据通道和选通通道上输出选通脉冲。 这样、FPGA 中的 Rx 逻辑就可以对齐所有器件(数据总线内的通道以及数据总线上的样本)。

最后一点、Xilinx HSSIO Rx IP 应该为您提供全面整合的干净解决方案。 这将执行 I/O 校准以及通道间滑动调整。 或者、也可以实现自己的逻辑来满足需要。

请告诉我这是否解决了您的问题。

此致、

艾米特

尊敬的 Amet：

正如您提到的"作为最后一点,Xilinx HSSIO Rx IP 应该为您提供一个完整的解决方案。 这将执行 I/O 校准以及通道间滑动调整。 或者、您也可以实施自己的逻辑来满足所需的需求。" 我们使用的是 HSSIO Rx IP。

正如观察到的、  

1. Xilinx HSSIO Rx IP 不能在 STROBE 上运行。 那么、在我完成捕捉前、选通脉冲信号是否可能一直处于低电平？
2. 如果不是、如何监测频闪灯？ 检测下降沿是否足以启动捕捉？

 提前感谢、

Charan。