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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1357720/adc12qj1600-adc12qj1600
您好！
我们是否可以使用来自 FPGA 的 LVDS 信号直接驱动 SYSREF+/-？
此致、
乔拉
您好、Giora、
从我读到的内容来看、这是可以实现的、但绝对不推荐。 "正确"的方法似乎是使用外部时钟解决方案、该解决方案为 JESD 器件和 FPGA 提供参考频率脉冲序列或脉冲。
我还认为对于该 ADC、尽管它是您系统中使用 JESD (无同步器件)的唯一器件、但您可以将其作为子类0器件运行、完全省略 SYSREF 信号并改用 SPI 进行设置。
您好 Giora：
使用 sysref 将系统中的多个 ADC 对齐还是将单个 ADC 对齐到一个 FPGA？ 如果只有一个 ADC、则可以将来自 FPGA 的 LVDS 信号共享给该 ADC。 如果是多个频率、您会希望使用额外的时钟芯片、例如 LMK、为系统中的所有 ADC 和 FPGA 提供通用的参考频率。
另一个注意事项是、如果是从 FPGA 将 sysref 直流耦合到 ADC、并且 IO 电平和共模电平相匹配、那么如果这是一个问题、您可以随时对 sysref 进行交流耦合、并使用与脉冲信号相对的连续 sysref 信号。
此致！
埃里克
Eric、
感谢您的回答。
