大家好、
我对将 ADS54J60设置为 LMFS 值为4244、JSED204B LineRate = 5Gbps 有疑问。 当输入时钟为384MHz (除以1)时、是否可以获得384MSPS 的 ADC 采样率。 当我将 PLL_MODE 设置为40X 时、JSED 无法建立链路。 但是、当我将 PLL_MODE 设置为20X 时、 会建立链路、但输出信号的采样速度似乎是192MSPS、就像它始终被2分频一样。 我已经观察到、当使用一个384MHz 的时钟信号时、存储器地址6900h 的寄存器总是显示一个零值、但是当使用一个768MHz 的时钟信号时(输出信号在384Mhz 上被采样)、这些寄存器被正确设定。 您对此行为有什么建议吗？
对于 LMK 设置、我具有以下
1-禁用 PLL1和 PLL2
2- CLKin1->Fin
3- VCO_MUX --> CLKin1 (外部 VCO)
* DCLKout0的分频器值(FPGA JESD 内核时钟) = 4
* DCLKout2的分频器值(ADC 3和 ADC 4时钟) = 1
* DCLKout4的分频器值(ADC 1和 ADC 2时钟) = 1
* DCLKout6的分频器值(FPGA ADC 模块时钟) = 4
* DCLKout8的分频器值(FPGA DAC 模块时钟) = 4
* DCLKout10的分频器值(DAC 3和 DAC 4时钟) = 2
* DCLKout12的分频器值(DAC 1和 DAC 2时钟) = 2
SDCLKout1-11的分频器值(所有 DCLKoutx 信号的 SYSREF 时钟)=128、从 SYSREF = LMFC ((FS / 4)/K)/2^N
ADS54J60
主数字页(JESD 组页 SEL = 6800h)
- Reg_41 = DECFIL_DISABLE = 0x0
-Reg_4D = DECFIL_MODE_DISABLE =0x0
-Reg_52 = DEC_LANE_DISABLE= 0x0
-Reg_72 = DEC_LANE1_DISABLE= 0x0
JESD 模拟页面(JESD 组页 SEL = 6A00h)
-Reg_16 =PLL_MODE_40X =0x2
- PLL 复位
JESD 数字页(JESD 组页 SEL = 6900h)
-Reg_0 =CTRL_K_ENABLE=0x80
-Reg_1 = JESD_FILMODE_BYPASS/JESD_MODE_40X_2LANE = 0x2
-Reg_5 =扰频禁用
K=16
-Reg_7 =JESD204B_SUBCLASS1 =0x8
-Reg_16 = LANE_SHARE_DISABLE =0x80
主数字页(JESD 组页 SEL = 6800h)
-Reg_0脉冲复位
