[参考译文] ADS127L11：菊花链同步

您好 Jonas：

很好的发现、这是一个错误。  但是、在最坏的情况下、4x ADS127L11将不同步1个 CLK 周期。  我认为我们在参考设计中没有注意到这一点、因为 SYNC 信号已经与 CLK 信号同步(PHI 控制器卡上的 FPGA 使用16MHz CLK 振荡器进行计时)。

双触发器增加了输出完全稳定的可能性、因为单级触发器可能具有一小段时间的元稳定性、具体取决于输入转换的时序和时钟。  建议的电路是两个时钟域之间的数字同步的经验法则、根据您所使用逻辑的确切特性、单级触发器可能就足够了。

另请注意、只要能够满足数据表图6-4所示的时序、就不需要触发器、这通常是主机处理器/FPGA 使用用于 ADC 的相同时钟源时的情况。

此致、
N·基思
精密 ADC 应用