[参考译文] ADS8681：复位后 RVS 不变为高电平

你好，Brent！

欢迎来到我们的 e2e 论坛！  您能否提供显示控制信号的原理图和任何计时屏幕快照(优先选择范围、逻辑分析仪正常)？ 如果从您的问题着手、那将非常有帮助。  您可以提供有关寄存器设置的任何详细信息也会很有帮助。

4V_Ref 和 AIN 当前未连接、数字信号直接连接至 FPGA I/O。  当 RST_n 为0V 时、REFIO 和 REFCAP 校正上述电压：3.79V；当 RST_n 为3.3V 时、REFCAP 校正为4.09V。  其中有两个电路、所有数字信号都单独连接到 FPGA I/O (无共用引脚或菊花链)。  两个电路得出的结果相同。  所有其他信号在瞬变期间都是恒定的、但请注意 RVS 上的电压调节：

通过10k 上拉至3.3V 的 RVS、当 RST_n 为0V 时、其电压会变为3.3V。  这会让我相信 RVS 是漏极开路。 是这样吗？

我实际上使用的是 ADS8685、但这个问题仍然是合适的。  我能够按预期读取/写入器件。  RVS 引脚最终变为高电平(在没有上拉的情况下达到3V3)、但仅在/CS 保持高电平至少~610ns 之后(复位后等待20ms 之后)。  我期望 RVS 在复位后~20ms 变为高电平、而不必首先将\CS 驱动为高电平、如图6-2所示。

很高兴听到您让它工作！

在未将\CS 驱动为高电平时、RV 在复位后仍然不会变为高电平。  如果这是预期操作、数据表会非常误导(第7.4.2.1节和图6-2)、因为我最初在将任何信号驱动为高电平前一直在等待 RVS 变为高电平。 您是否能够重现我的发现？  如果是、我认为需要纠正数据表。

您好、Brent：

以下是一个屏幕截图、其中显示了 CONVST/CS 保持高电平(SCLK 无关)时的低/RST 脉冲- RVS 在~1.4mS 后变为高电平：

这是另一种 CONVST/CS 保持低电平的情况(无需考虑 SCLK)- RVS 始终为低电平：

这里同样如此、CONVST/CS 保持低电平、随后通过切换 CONVST/CS 开始正常转换。  RVS 在~1.4ms 后变为高电平、然后出现图6-3中所述的行为。  

产品说明书将进行更新、以反映正确的行为。