工具与软件:
您好!
在 JESD 的 CGS 级中我们不会看到 K 符号、仅在 收发器上看到随机数据。 与在 ADC 侧观察到的一样、SYNC 信号为低电平。
我们是否需要 ADC 的任何特定设置来强制 ADC 在 CGS 级中发送 K 符号?
我将添加一个文件、其中显示了我们通过 SPI 写入 ADC 的内容。
非常感谢您的任何帮助!
谢谢!
Ryan
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工具与软件:
您好!
在 JESD 的 CGS 级中我们不会看到 K 符号、仅在 收发器上看到随机数据。 与在 ADC 侧观察到的一样、SYNC 信号为低电平。
我们是否需要 ADC 的任何特定设置来强制 ADC 在 CGS 级中发送 K 符号?
我将添加一个文件、其中显示了我们通过 SPI 写入 ADC 的内容。
非常感谢您的任何帮助!
谢谢!
Ryan
您好、Ryan、
您好、Fadi、
感谢您的答复
我们目前使用 LMFS 4211
2.对于 JESD 模式和 JESD PLL 模式、请参阅。 txt、以查看我们的寄存器设置
e2e.ti.com/.../current_5F00_ADC_5F00_reg_5F00_values.txt
3.对于同步、我们已经测量出它通过示波器到达 ADC
4.即使在将这些值写入 JESD 数字页寄存器(0x53)时、我们仍然没有看到 K 符号
我们目前正在返回 Vivado 2022.1、看看这是否能为我们提供帮助。 我们使用的是 Vivado 2023.2、这可能导致我们的一些问题。 随着我们获得更多结果、我将在此处更新帖子、提供更多问题和信息。
谢谢!
Ryan
您好、Ryan、
您是否可以尝试此配置(直接来自 GUI 中的示例脚本):
您好、Fadi、
我们可以通过以不同的方式处理 ADC 的 OVR 引脚来解决此问题。 我们将这条线置于 SW 控制下、具有高达1.8V 的上拉电阻、从而允许 ADC 通过 SPI 进行应答、但由于没有来自 ADC 的数据(或有限的数据)、我们的 CDR PLL 时钟具有错误的值。 我们移除了上拉电阻器并以不同于数据表中所述的方式处理了该引脚、现在我们看到 ADC 锁定。
谢谢!
Ryan