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器件型号：ADC3642 工具与软件：
再次感谢 TI 支持团队、
几个月以来、我一直在设计中使用这种 ADC、现在刚注意到一个需要特别注意信号延迟的问题。 在查看 ADC 输出时、我观察到大约3-4个时钟的额外延迟、从我预期的信号开始。 在下面的屏幕截图中、我应该会看到 从 Usig1信号的上升沿经过3.5时钟(DDR 到 SDR 转换为2.5时钟+ 1时钟延迟)之后的 da13_0_porta[13：0]上升沿。 而是稍后显示。
我的配置是启用偏移二进制的 CMOS DDR (寄存器->0x8F=0x02、0x92=0x02和0x24=0x04)。
我的设置使用 Usig1信号作为触发器、该信号被馈送到 FG。 上述 FG 的输出在这两个信号之间固定为零延迟、并馈送到差分放大器、然后将方波馈送到 ADC。 我只是测量 ADC 输出的延迟、结果不是我预期的那样。 无论如何、我非常感谢您提供任何可以帮助我减少这种延迟的反馈。
提前感谢、
Paulino
