[参考译文] TLA2518：时钟和转换时序

嗨、Kei、

可以、在禁用均值计算功能时、OSC_SEL 和 CLK_DIV 字段可保留为默认值。

2.简而言之、在一些客户应用中、SDI 通道选择到 SDO 通道数据的2个转换周期延迟并不是很重要。 如果从同一通道连续读取多个转换、通常会选择手动模式。 要切换通道、将写入 manual_Chid[3：0]字段。 对于某些客户、最好是向开关通道进行此寄存器写入、以便始终在 SDI 上包含下一次转换所需的通道地址。 动态模式可缩短您希望通道切换以及该通道数据输出的延迟。

3.是的、CS 需要由控制器保持为高电平至少 t_conv、然后设置为低电平以启动下一个转换周期。 CS 将不会由 ADC 控制、也不会自动完成。  

4.是的、您是对的、但 ADC 的最大采样率额定值仅高达1Msps。 对于1MSPS 时的转换、  应使用大于13.5 MHz 的时钟(包括转换和采集时间)。 更高的时钟频率可用于器件寄存器的数字读取/写入以及 GPIO 操作。 在模拟输入的转换过程中、SCLK 不应高于30 MHz、因为这将超出所需的400ns 最小采集时间。  

5、安静采集时间最好在 本技术手册中说明。 在您在问题3下包含的图形中、它列为"t_quiet "。 安静转换时间也称为安静孔径时间。  td_cnvcap 期间的任何噪声都会对正在进行的转换的结果产生负面影响、而 TQT_ACQ 期间的任何噪声会对后续采样的采集产生负面影响。 请参阅下面的、了解它们在时序图中的位置。 而在这里、CONVST 是 CS。  

此致、
Joel

许启生

T_CONV 是 ADC 在采集输入信号后在其采样电容器上转换输入所需的时间、因此无论采样率或 CS 保持高电平有多长时间、该时间通常保持固定。 保持 CS 较高的时间不会提高精度、因为输入信号电压已在采样电容器上进行采样、也不会改变。  

随 SCLK 和采样率而变化的是 t_acq。 正如您所说的、对于这个器件、它将需要12个 SCLK 周期、加上一点开销。 T_ACQ 实际上将确定输入信号在所需精度范围内稳定所需的时间。

是的、数据表中未提供 t_quiet、但它等于给定的安静采集和安静转换时间中的10ns (最小值)。 我将与系统讨论是否可以在下一个数据表修订版中澄清这一点、以表明它们是相同的。  

此致、
Joel