主题中讨论的其他器件: LMK04828、 LMX1204EVM
工具与软件:
我的团队已设置了一个系统、其中使用两个 ADC12DJ5200EVM 板通过 FMC 总线连接到 Xilinx VCK190EVM 板、以10GHz 速率对2个模拟输入进行并发采样。 我们使用 ADC12DJ5200RFEVM GUI 软件为每个电路板配置外部时钟、5000Mhz 外部 FS 选择、JMODE30、无同步输入信号。 我们将以5.0Ghz 的频率将 DEVCLK (J10)输入驱动到每个电路板、并以250MHz 的频率驱动外部参考时钟输入(J17)。 两个输入时钟均锁定至10MHz 参考。
该系统在子类#0模式下正常运行、无并发采样、无 ADC 同步或确定性延迟。 我们关心的是子类#1模式。 我们阅读的有关同步多个 ADC 的所有内容都意味着每个 ADC 必须接收相同的 SYSREF。 一些文章甚至指出必须匹配布线长度、以便每个 ADC 接收完全相同的 SYSREF。
在我们已经实施的系统中、这种情况几乎不是这样。 在本例中、每个 ADC 都会接收由其板上的 LMK04828芯片生成的 SYSREF。 两个 SYSREF 可以彼此异相、相位差会因下电上电而异。 然而、相位差并不是完全随机的、它们总是以整数个250MHz 时钟周期出现相位差。 该整数从0到31不等、并已通过查看带有示波器的两个 SYSREF 来验证。 SYSREF 分频值设置为32。
这样的系统能否在子类1中以确定性延迟设计并使用两块 ADC 板同时进行采样、从而正常运行? 或者、我们是否必须使用电路板的 SYSREF_SMA 输入(J2)并使用锁定到5GHz 和250MHz 时钟的250MHz/32时钟进行驱动?
此外、我们还想知道是否可以使用两个 ADC 板副本同时采样。 数据表中的句子"为了使转换器之间的时序保持一致、必须提供稳定且匹配的电源电压和器件温度"。 这两个 ADC 似乎需要位于同一电路板上、并且可能需要连接到同一个散热器才能满足该要求。
最后是一个有关 SYSREF 校准的问题。 这似乎是一个有用的功能、但对于需要并发采样的子类1应用而言并非如此。 SYSREF 校准会调整每个 ADC 的 tAD 值、并且可能以非常不同的方式对其进行调整。 如果以不同方式调整它们、则会使每个 ADC 的采样点处于不同的时间点、这与并发采样所需的时间点相反。 是否推荐使用并发采样技术来使用 LMK04828芯片调整 ADC 的 SYSREF 时序、而不是使用自动 SYSREF 校准? 或者、是否建议使用并行采样技术进行自动 SYSREF 校准、如果结果足够接近、则只需将每个 ADC 的结果调整为两个校准结果的平均值、使两个 ADC 中的结果相同?