[参考译文] DAC39J82EVM：与 FPGA 和时钟连接

Matias、

如果串行器/解串器速率为3072Mbps、则 SerDes/80将为38.4MHz。 这是使用数据宽度64时所需的系统时钟频率。 收发器参考时钟可以是收发器合法频率的任何值。 在这种情况下、SerDes/80似乎超出收发器的可接受范围、因此 Vivado 会强制基准时钟为基准时钟的两倍、即76.8MHz。 当 SerDes 速率在较低端时、会发生这种正常情况 收发器向导的"Physical Resources"(物理资源)选项卡中的 freerun 时钟将设置为38.4MHz。  您能否确认收发器参考时钟分频器是 sys_clock 的一半以实现用于 REFCLK 的 SerDes/40？ 您能分享完整的错误吗？

谢谢、Chase

大家好、Chase：

我可以确认 sys_clk 频率是 freerun_clk 的两倍、我认为该频率将进入收发器向导的自由运行时钟。

现在、在尝试重新编译后、我不再获得次优放置、这很奇怪。 此外、在我还尝试将时钟向导基元更改为 PLL 而不是 MMCM 以避免我提到的错误之前、我在 ZCU102的 PMOD 上的端口上看到没有来自示波器的信号、以及来自 sysref 的奇怪的随机信号(即使 EVM 板断开连接也会出现、因此看起来甚至更奇怪)。 此外、从 DAC3XJ8X GUI 我看到一个针对 DAC PLL 失锁的警报

这会是问题吗？ 我在板载模式下使用 EVM 时钟模式、因此它应该不依赖于 FPGA。

我在示波器上看到的另外一点是来自 J21引脚1和3的信号(SYNC_N 信号)。 其中一个似乎始终处于打开状态、另一个始终处于关闭状态。

DAC3X8JXEVM 的原理图是否正确？ 因为我似乎无法从任何端口获取时钟。 我是一个研究小组的成员、我们的一些项目目前处于停滞状态、因为我无法使这个系统正常工作。

谢谢！

您好、Matías

您能否导出和共享 GUI 配置文件？ 您拥有的 DAC EVM 是哪个版本？

我从未通过 ZCU102上的 PMOD 获取信号。 与 FPGA 相比、我在 DAC 方面有更多的历史记录、因此我无法深入了解为什么错误也不再存在。 如果处于板载时钟模式、LMK 通常根据时钟输出组向 DAC 提供直接时钟。 如果您未将片上 PLL 用于 DAC、则可以忽略此参数。

谢谢、Chase

您好！

时区差异使它有点难保持对话进行哈哈. 我的 DAC EVM 是修订版 D。 在这里、我附加了电路板的配置文件。 我尝试的另一项操作是检查电路板本身(J1、J3、J5、J7)上的 SMA 端口、查看它们是否输出时钟信号而未看到任何内容。

我还添加了一个"pll_locked"信号以在 ZCU102的 LED 上看到、该信号从不开启、这意味着接收 sys_clk 的 PLL 未锁定。 我现在的假设是时钟没有被发送。

e2e.ti.com/.../DAC3982_5F00_config.cfg

再次感谢、

Matías μ A。

您好、Matías

我刚刚检查了此配置、看起来 LMK 设置对于板载时钟来说非常偏差。 我刚刚测试了这种模式,它能正常工作,同时也没有为您的情况设置分频器。 我的配置已附加。  e2e.ti.com/.../2457p6M_5F00_821_5F00_hsdcpro.cfg

这是因为 您无法在板载时钟模式下使用该时钟分频器实现38.4MHz 输出。 该 LMK04828的最大输出分频器值为32、当前 VCO 频率为2457.6MHz、因此可能的最低输出频率为76.8MHz。

要实现 SerDes/80、您必须通过移除 R16、R18并添加 C12、C16来修改电路板。 这样、您便可以使用2457.6MHz 信号驱动 DAC、然后为 LMK04828提供较低频率的基准。 为 LMK 提供1228.8MHz 基准即可、并让您将分频器设置为32以实现38.4MHz。 为了获得更大的余量、可以使用614.4MHz 基准和8/16分频器分别实现78.6MHz 和38.4MHz。

或者、如果更改为32位 RX 数据宽度、则可以将 SerDes/40与板载时钟配合使用。

谢谢、Chase   

大家好、Chase：

我明白了。 我要将 DAC 输入速率更改为1228.8MSPS、从而使 LineRate 为6144Mbps。 此配置应该会提供一个76.8 MHz 时钟、对吧？ 更改 PLL 和收发器向导后、我可以将 REFCLK 和频率时钟频率设置为76.8 MHz。

我重新编译了 FPGA 代码、以符合这些更改、但仍然看不到来自 PMOD 和 DAC 上的探针(即使使用您的配置文件)的信号。 我尝试了更改限制条件、即根据他们在参考设计中提供的限制条件以及我认为正确的限制条件。 在尝试我认为的触发器时、我看到的东西类似于收发器向导中 TX_usrclk_2的输出的时钟信号、但具有随机频率和脉冲宽度(每个触发器我都看起来像一个时钟、但从一个触发器到下一个时钟的形状会发生变化)。

原理图和他们在参考设计中提供的限制条件是否都是错误的？

此致、

Matías μ A。

您好、Matías

PLL2_LOCKED LED (D7)是否亮起？  您现在是否看到来自额外 LMK 输出 SMP 端口的任何活动？

网上关于这块电路板的原理图是正确的、我刚才自己检查了一下。 ZCU102的限制条件也是正确的。 我们可能会在他们身上发现一些错误。 我认为您的问题仍然与 LMK 相关。

谢谢、Chase

实际上、PLL2_LOCKED LED 亮起、但从所有 SMP 端口看不到任何内容。

面对这些限制、您意味着他们在参考设计中提供的选择应该是正确的选择、还是原理图中的选择？ 因为来自参考设计的那些与原理图的那些不匹配。

您能否与所有分频器共享"Clock Outputs"选项卡的图片？ 原理图正确。 这些限制对于 VITA 规格也是正确的、但我认为该 DAC EVM 不符合要求、因此请使用 DAC EVM 和 ZCU102电路板的原理图作为定义 FPGA 焊球连接的参考。

这是使用以下参数设置 Quick Start 时 Clock Outputs 选项卡的图片

同时、在使用 cfg 文件时、这是 Clock Output 选项卡

在这两种情况下、PLL2_LOCKED LED 均亮起。

您是否可以将 CLKout 6/7组的 DCLK 类型从 powerdown 更改为 LVDS、然后查看 SMP 连接器上是否存在输出？

但 SMP 连接器仍然没有任何输出。 还取消勾选 Group Powerdown (组断电)以检查它是否发生了变化、但仍然没有变化。

该电路板是否需要连接到 FMC 以通过 SMP 端口检查时钟？ 如果不是、我可以测试其他2个 DAC EVM 板、我们必须看看它们的行为是否都相同。

该板不必连接到 FPGA 卡即可使 LMK 正常工作。 请检查其他电路板。 在您可以看到备用 LMK 输出的 SMP 端口输出之前、我认为不必进行太多调试。 目前这是一个障碍。 这是一个很好的示例、说明我们为什么要首先添加这些备用输出、以便我们可以确保 LMK 的行为就像我们所怀疑的那样。  

大家好、Chase：

我们刚刚测试了全部3个 EVM 板、全部都带有快速启动配置和您的配置文件、同时还设置了所有 DCLK 和 SDCLK 类型、并勾选和取消勾选所有时钟输出上的组断电(基本上检查所有内容的每个可能配置)。 所有主板均不会通过任何 SMP 端口输出任何内容。

所有3块电路板发生故障的可能性是多少？ 这是我们所看到的吗？ 在全部3个电路板上、我们可以看到 PLL2_locked LED 亮起、因此 LMK 至少会生成一个时钟、只是我们在任何地方都看不到它。

您好、Matías

我会说、所有3个电路板都出现故障的概率不到1%。

只是为了确认、您是在 J13或 J18 SMP 连接器处进行测量、对吗？ 是否不同于您之前提到的 J1、J3、J5、J7 SMP 端口？ 这些用于 DACCLK 和 DAC SYSREF 输入。 J13/J18输出连接到 LMK 输出 DCLKout6。 SMP 连接器 J19/J20连接到 DCLKout7、可用于检查 SYSREF 是否正常工作。 请尝试 LVPECL2000mV、而不是设置为 LVDS。 从存储器角度讲、我曾认为这些是 LVDS 端接的、但事实证明这些是 LVPECL。

谢谢、Chase

您可以尝试在 C79或 C83焊盘或 SMP 连接器正极桥臂处(而不是实际的 SMP 连接器引脚)进行探测。 这些组件很脆弱、通常在超过10个连接后断开。 您还使用什么来测量此电压？ 频谱分析仪？ 示波器？  设备是否能够测量此频率范围内的信号？ 您可以将分频器设置为其最大值(32)以尝试降低频率、从而更易于采集。  

实际上、我是在错误的 SMP 端口进行测量的。 现在、使用快速启动接口时、我可以看到153.6 MHz 时钟正在从 J13和 J18生成(将分频器更改为16以匹配 CLKOUT0时)。 不过、从 J19和 J20来看、我仍然什么也看不到。 配置文件也会发生这种情况

对不起,这是一个愚蠢的错误,从我的部分,但感谢你指出它!

好的、很酷！ 我无法告诉您我花了多少时间查看错误的端口或在未连接时钟的情况下进行调试。 这些器件很复杂、很容易混淆。

J19/J20引脚在我发送的 CONFIG 中不会有任何输出、SYSREF 输出类型设置为 POWERDOWN。 如果您在 clock outputs 选项卡上更改该值、则这些应该是通过 SYSREF 选项卡的分频器值编程的 SYSREF 频率。 此外、我忘记勾选了主要组断电、但您必须注意到并取消勾选、否则将没有输出。

好的、在检查了一些设置之后、仅仅在 Clock Outputs 选项卡中更改配置不足以看到信号。 我可以看到153.6 MHz 时钟、但它大约处于5mV 峰峰值、因此可能是串扰噪声。

尽管如此、如果我进入 SYSREF 和 SYNC 选项卡、并将 SYSREF Source 设置为 SYSREF Continuous、则可以看到频率取决于 SYSREF 分频器的非锁定时钟。

另外、我将它连接到了 FPGA、但在我为去掉 sys_clk 和 sysref 而创建的调试端口上仍然看不到任何内容。 我尝试了在 sys_clk 中修改分频器、但没有任何变化。 我还尝试了将限制更改为参考设计中提供的限制、但没有更改任何内容。

奇怪。 我将在821模式下从头开始为 ZCU102和 DAC39J82EVM 构建和测试参考设计。 希望这将有助于澄清问题。 我将创建一个像我们通常执行的操作那样的 环路、这是非常基本的操作、然后还尝试将您的调试信号添加到 Pmod 中、查看是否存在您以前看到的任何错误。

太棒了、谢谢！ 我又尝试了一件事。 一个非常简单的程序、仅获取两个时钟输入(sys_clk 和 sysref)并将这两个时钟输入均传递到 IBUFDS 基元(该基元应仅获取差分时钟并创建一个单端信号)、其输出将从 PMOD 中取出。 这样就不会出现 JESDB 逻辑、只需将一个端口移到另一个端口即可。 我仍然看到同样的奇怪行为、这看起来像一个无法正确锁定的时钟、尽管 J13的输出看起来很完美。

当断开 DAC EVM 与 FPGA 的连接时、使用同一个程序、我甚至会看到来自 FPGA 的怪异信号。 不是噪声级别、而是看起来随机的1V 信号。 对于 DAC、随机性看起来像是无法锁定的时钟(看起来像按区域划分的稳定时钟、然后随机改变频率和占空比、直到其关闭)、如果没有 DAC、则看起来是完全随机的峰值。 这是否是有故障的 ZCU102？ 或者、这些限制条件可能并不正确？

我做了最后一件事,因为我现在失去了理智。 我创建了一个程序、实际上从 FMC 端口获取每个输入、我可以选择将什么作为 PMOD 的输出。 这样、除了我之前拥有的信号具有怪异行为、输出中实际上没有信号看起来像时钟。 至少它确认了我的约束似乎是正确的。

您好、Matías

这似乎很奇怪。 您能否从 ZCU102中获取自由运行的振荡器(我认为至少有一个)并对其进行缓冲、然后将其在 Pmod 和上一篇文章中提到的原始 GPIO 引脚上发送出去？ 这完全从图片中排除了 FMC。

蔡斯

大家好、Chase：

我向 FPGA 发送了一个内部125 MHz 时钟、然后我设法将其从 PMOD 中取出、而不会出现问题。 我有很多 Pmod 之间的串扰、但这不应该是一个重大的调试问题。

Matías μ A

我又尝试了一件事。 我从 J13、J18、J19和 J20获取信号、并通过 Pmods 将它们放入 FPGA 中。 这样、我可以看到 PLL 锁定的 LED 亮起。 因此、要么是我们的 ZCU102上的 FMC 端口已断开、要么是 DAC 板上。 我将尝试交换这两者、看看会发生什么变化。

如果您觉得满意、可以向上提起 DAC EVM 并在 FMC 引脚处进行探头、只需确保它不会与任何其他引脚滑动。 您使用 ZCU 上的哪个 FMC 连接器？

大家好、Chase：

在 ZCU102上、我们使用 HPC1 (唯一一个使电路板适合的)。 还没有尝试示波器、但我确实将该板连接到 Zedboard (具有 LPC、我知道)来探测两个时钟。 我仍然看不到任何内容、因此我现在的假设是、不知何故、所有3个 DAC 板都发生故障...

Matías μ A。

您好、 Matías

很抱歉耽误时间。 明天、我将推出参考设计并首先进行测试。 感谢您的耐心

谢谢、Chase