工具与软件：
您好！
我对 ADS127L21有几个问题。
1)在评估板数据表和 ADS127L21数据表中是否指出不建议使用内部时钟进行交流电压测量。 但我们使用500mV 交流单极信号和1.65V 直流失调电压、使用评估板对其进行了测试。 我们已读出此信号。 在什么情况下该表达式对交流电压有效。 在测量1.65VDC 偏移和500mVAC 信号时、我们是否会使用内部时钟遇到任何意外的 ADC 交流电压测量问题。
2) 2) 向 ADC 应用外部时钟时、我们是否需要测量时钟？ SCLK 和外部时钟是否需要同步？ 由于数据表说明了以下内容："减小 SCLK 和 CLK 之间的相位偏斜(< 5ns)"。 我没有完全理解这句话、原因是什么？
我希望能迅速作出答复。
谢谢你
您好、Omer：
ADS127l21内部时钟抖动足够高、可针对大于10Hz 的输入频率降低 SNR。 如果您的系统噪声要求可以容忍增加的噪声、那么您也许能够使用内部时钟。 内部时钟的主要用途是进行直流测量、其中带宽小于10Hz。
观看讨论时钟抖动和噪声影响的 TI 高精度实验室视频：
下面是一个2kHz 输入信号、第一个图使用具有低抖动(~50ps rms)的外部时钟、第二个图使用内部时钟：
现在 SNR 降低了很多。 同样、对于高达10Hz 的直流信号、SNR 的降低并不显著、但在2kHz 时、SNR 的降低要大得多、即噪声水平升高约10倍。
您不需要测量外部时钟、但外部时钟将决定 ADS127L21的输出数据速率。 SCLK 和 CLK 不需要来自相同的时钟源即可实现 ADC 运行、但如果使用不同的时钟源、时钟混合会产生额外的噪声、从而降低频率。 为了获得最佳性能、我们建议使用相同的时钟源、但在许多情况下不需要这样做。
下面是具有2kHz 输入正弦波的 ADS127L21结果、其中 CLK 和 SCLK (均设置为32.768MHz)来自同一个时钟源：
相同的条件、但 CLK 和 SCLK 由两个不同的时钟源生成：
这些附加时钟杂散的幅度非常低、不会降低 SNR 或 THD、但如果重要、它们确实会增加 SFDR 本底噪声。
此致、
Keith Nicholas
精密 ADC 应用
