[参考译文] ADC12DJ5200RFEVM：设置 JMODE5时出现问题

你好、Takeo-San、

ADC 的 JMODE5是单通道模式、因此一次只有一个输入处于活动状态。每当在两个模拟输入 INA 和 INB 之间切换处于活动状态的输入时、您都必须运行 ADC 校准、以使其生效。 但是、您看到的很奇怪、您是否对 ADC 做了任何其他修改？ 从 ADC 中、两个链路都将对齐、您是否有任何方式监控 FPGA 侧的链路状态？ 为了确保所有 XCVR PLL 锁定、所有 ADC 通道都被锁定并且没有通道缓冲器溢出。 最后、您能告诉我您用于捕获数据的 FPGA FW 是 TI JESD 204C IP、Xilinx 或其他一些定制解决方案吗？

此致！

Eric

您好、Eric San、

非常感谢您的快速回复。 也许我的 FPGA 板上的配置出错。

HTG830有两个 FMC+连接器,FMC+(B)似乎有一个正弦波进入,而 FMC+(C)只有一个链路上有一个正弦波进入。
FMC+(B)使用一个 Xilinx JESD204 PHY (8条通道)、因为信号位于同一个 SLR (超级逻辑区域)；FMC+(C)使用两个 PHY (每个4条通道)、因为信号跨越 SLR0和 SLR1。

现在、JESD204参数 K 设置为32 (JMODE5=8位单通道8通道)。
因此、Xilinx JESD204 IP 的链路参数设置如下。

也许这些块的位置不好？

ADC EVM 配置的 K 值

Xilinx JESD204 IP 链路参数配置

不过,奇怪的是,在斜坡模式或传输层测试模式下,两个链路似乎都正确存储数据,但在正常模式下,只有一个链路的数据是正确的。 如果两个链路不同步、我预计在传输层测试和斜坡模式下数据都会错误、但事实并非如此。

ーーーーーーーーーーーーーーーーー μ A

以下是对您的问题的解答。

问题1。 但是、您看到的很奇怪、您是否对 ADC 做了任何其他修改？

A1。 我对 ADC EVM 所做的唯一更改是根据 EVM 用户指南对其进行修改、使其成为板载时钟选项。 www.ti.com/.../slau640 (7.2.2)

问题2： 从 ADC 中、两个链路都将对齐、您是否有任何方式监控 FPGA 侧的链路状态？

A2。 我添加 ILA 并监控 JESD204 IP 的输出信号以进行验证。 (Rx_FRAME_ERROR 等)我担心在分别使用两个 JESD204 PHY IP 和两个 JESD204 IP 时、每个 IP 的 rx_start_of_frame 等应该发生什么。

问题3。 最后、您能告诉我您用于捕获数据的 FPGA FW 是 TI JESD 204C IP、Xilinx 或其他一些定制解决方案吗？

A3。 下面列出了这些用例。

・Vivado 2020.1.

・Xilinx JESD204 PHY IP (v4.0)

・Xilinx JESD204 IP (7.2)

・FPGA Kintex UltraScale KCU115

・FPGA Board => HTG830 (Hitech Global) www.hitechglobal.com/.../Virtex-UltraScale-FPGA.htm

※我不使用 TI 204C IP、因为我使用 IP 集成商进行编程(块设计)。 最好发布符合 IP 集成商(块设计)标准的版本。

此致、

Takeo