工具与软件：
专家们、您好！
我们正在开发采样板。
在电路板上、我们得到的 rx_lan_valid 信号将从‘1转换到‘0一次、约15分钟。
此时、出现了 IP 错误。
IP 错误为"rx_lan_invalid_somf_err_count"、"rx_lan_invalid_eomf_err_count"、"rx_lan_notintable_err_count"和"rx_lan_disp_err_count"。
您能给我一些建议、说明可能是什么原因导致了错误吗？
ADC：ADC09SJ1,300,1250Msps、JMODE11（4通道、9位、8B/10B）
TI-JESD204C IP：版本- v1.10 -最新
FPGA：xa7z030fbv484-1Q
谢谢
您好、Amet。
感谢您的意见。
我 发现了一些新东西。
当发生 IP 错误且 JESD-IP 的 Rx_LANE_VALID 变为低电平时、ADC09SJ1300的 PD 引脚上观察到噪声。
我们正在调查这种噪声是来自我们的电路板还是其他噪声。
您过去是否遇到过类似的错误？
谢谢
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CH1 (黄色)：PD 引脚(板上470KΩ Ω 处的下拉电阻)
CH2 (绿色)： Rx_LANE_VALID
通道3 (蓝色)：PLLREFO+(312.5MHz)
您好、Amet。
感谢您的意见。
1> Tx 和 Rx 帧对齐不同步(帧/多帧错误)
IP 错误是否意味着 Tx 和 Rx 帧对齐不同步？
2>电路板上的信号完整性问题、可能导致接收器出现各种形式的不匹配。
我将使用 Xilinx IBERT 模块通过眼图检查4Lanes 的信号完整性、它看起来不错。
是否有其他简单的检查方法？
3>FPGA 的参考时钟会漂移(FPGA 是否从与 ADC 相同的根源获取其时钟)？
时钟来自相同的根。 FPGA 的 MMCM 会生成时钟。
时钟为：
・625MHz (从625MHz 分频为312.5MHz)->适用于 ADC CLK
・125MHz ->适用于 JESD-IP
・62.5MHz ->适用于 JESD-IP
・0.625MHz ->(从125MHz 分频为0.625MHz)为 ADC sysref
・156.25MHz ->用于 FPGA 内部
4>它还与时序相关、随着 FPGA 温度升高、价格会变高。 请检查您的时序限制
严格的时序限制是什么？
在数据表上、我应该在哪里查看？
谢谢
