[参考译文] ADC09QJ1300：TI204C-IP JESD FPGA IP 接口

您好、Aiden、

ADC09QJ1300更令人困惑、因为它具有一些更先进的时钟功能来方便系统使用。 首先、我将介绍 JESD 链路的基本时钟要求。  

ADC 将采用一个采样时钟、以您的采样频率(例如1.3GHz)运行、然后根据 JESD 模式、在数据中配置的器件将以特定方式进行打包、如6-16所示。 根据模式的不同、链路速率会有所不同。可以使用以下公式 FS * R = Linerate 来计算链路速率、其中 R 是每个 ADC 内核采样时钟周期的每通道发送器位数、表6-16中为每种运行模式指定了相应的值。

例如、JMODE8在 fs = 1.3GHz 时、线速率将为1.3 * 12.375 = 16.0875 Gbps。 所有其他的时钟频率都将从此值推导出...

第一个所需的参考时钟是 CBT 时钟、该时钟用作 FPGA XCVR 四通道的参考时钟、以便它们可以将 PLL 锁定到 ADC 生成的正确线路速率。 该值有多个不同的可用范围、具体取决于您使用的 FPGA、但通常它是通道速率的整数除数。 对于我们的大多数应用、GBT 时钟被设置为与提供给 FPGA 的 SYS 时钟相同的频率。 可按如下方式进行计算...

SYS 时钟是提供给 FPGA 的参考时钟、必须在 rx_data_width 周期中。 因此、这取决于 FPGA 上设置的 rx_data_width、您使用的编码方案以及线速率。 对于我们的大多数应用以及 TI JESD IP、rx_data_width 被设置为64位或32位。 因此、我们以64位为例。。。 SYS 时钟可按如下方式计算。

Sys_Clock =线速率/(Rx_DATA_WIDTH *编码)对于8b10b、它将是10/8、而对于64b66b、则是66/64。 如果 Rx_DATA_WIDES 为64、那么对于8b10b、分频器计算结果为80、对于64b66b、则为66。 因此、对于我们的 JMODE8示例、我们将获得以下系统时钟频率...

SYS 时钟= 16.0875 /(64 * 66/64)= 243.75 MHz、如前所述、为简单起见、我们也会将 GBT 参考时钟设置为该值。   

Sysref 不是严格要求的信号、仅当您的应用有多个转换器需要链路上的同步或确定性延迟时才需要。 此时钟频率可以通过公式(7)和(9)计算、具体取决于是在8b10b 模式还是64b66b 模式下运行。  

SYS 时钟信号必须进入 FPGA 的支持全局时钟的引脚、但 SYSREF 信号不必进入该引脚。

ADC09Qj1300还包括片上 PLL 和 VCO、用于接收外部基准并生成器件采样时钟、因此无需外部时钟发生器芯片。 PLLREFO 引脚用于输出提供给 ADC PLL 的参考时钟副本、在方框图中、您可以看到它正用作 FPGA 的 SYS 时钟。

希望这有助于解答您的问题。 如果您有任何其他问题、请告诉我。

此致！

Eric

尊敬的 Aiden：

如果 JMODE0、983.04MHz、则所有频率都计算为  

线性= 7864.32Mbps

sysref = 1.536 MHz

如果分频器为32正确、则 GBT 参考时钟。 我想要提醒的一点是、您需要检查该频率是否对您的 FPGA 有效。

SYSCLK 分频器= 64* 10/8 = 80……SYSCLK = 7864.32/80 = 98.304 MHz (这不同于您计算出的值)

大多数时钟看起来不错、但 SYSCLK 频率有点偏差。

SYSREF 由 SYS 时钟而不是 GBT 时钟采样。

ADC 之间 sysref 之间的长度匹配不必非常严格、两个 ADC 上的功能可以根据 SYSREF 信号自行对齐。 FPGA 的 SYSREF 不必与 ADC 的 SYSREF 相匹配、也不必与 FPGA 的 SYSCLK 进行长度匹配。 GBTCLK 与 SYSCLK 之间也没有长度匹配问题。

您是否还计划在 FPGA 上使用 TIJESD IP 或其他 JESD IP？ 您要将哪个 FPGA 作为目标？

此致！

Eric