工具与软件：
尊敬的所有人：
我目前正在评估德州仪器(TI)为 Xilinx FPGA 开发的 JESD204C IP 内核。 我按照文档中的说明执行了以下步骤：
1.在 Vivado 中打开我的项目。
2.按如下所示将存储库路径设置为 TI JESD204C IP 目录：
但是、生成 bitstream 文件时遇到错误。
错误消息
Synthissynth_1[Designutils 20-2385]此程序无法在没有 Xilinx 密钥的情况下解密 IEEE-1735包络。 ["E：/jesd_projects/TI_jesd/ti204_latest/project_1/project_1.srcs/sources_1/imports/TI204_Latest/TI_204C_CoreIP/Vivado_2022_and_news/rtL/TI_20sim_IP_questa4C.SVP"：V]
[约束18-1056]时钟"fpga_ref_clk"完全覆盖时钟"sys_clk_p"。
新：create_clock -period 5.000 -name fpga_ref_clk [get_ports sys_clk_p]、["E：/jesd_projects/TI_jesd/ti_jesd/project_1/project_1.srcs/constraines_1/imports/zc706_8b10b/strictions.xdc"：和2]
Previous：create_clock -period 5.000 [GET_PORTS sys_clk_p]、["e：/JESD_projects/TI_jesd/project_latest/project_1/project_1.gen/sources_1/ip/sys_pll/sys_pll/sys_pll_in_context.xdc"：and 1]
[Vivado 12-4739] set_clock_groups：未找到'-group [get_clocks -of_objects [get_pins TI_IP_inst/mgt_rx_usrclk2]'的有效对象。 ["E：/JESD_Projects/TI_JESD/TI204_Latest/PROJECT_1/PROJECT_1.SRCS/srms_1/imports/zc706_8b10b/Constraints.xDC"：9]
ImplementationDesign Initialization[Designutils 20-1280]找不到模块'GTX_8b10b_rxtx'。 该模块的任何单元均不会读取 XDC 文件 e：/jesd_projects/ti_jesd/ti_jesd/project_latest/project_1/project_1.gen/sources_1/ip/GTX_8b10b_rxtxx/GTX_8b10b_rxtxc。
[约束18-1055]时钟"fpga_ref_clk"完全覆盖由一个或多个其他约束引用的时钟"sys_clk_p"。 任何与被覆盖时钟相关的约束都将被忽略。
新：create_clock -period 5.000 -name fpga_ref_clk [get_ports sys_clk_p]、["E：/jesd_projects/TI_jesd/ti_jesd/project_1/project_1.srcs/constraines_1/imports/zc706_8b10b/strictions.xdc"：和2]
previous：create_clock -period 5.000 [GET_PORTS sys_clk_p]、["e：/jesd_projects/TI_jesd/ti_jesd/project_1/project_1.gen/sources_1/ip/sys_pll/sys_pll.xdc"：和56]
[Vivado 12-4739] set_clock_groups：未找到'-group [get_clocks -of_objects [get_pins TI_IP_inst/mgt_rx_usrclk2]'的有效对象。 ["E：/JESD_Projects/TI_JESD/TI204_Latest/PROJECT_1/PROJECT_1.SRCS/srms_1/imports/zc706_8b10b/Constraints.xDC"：9]
[Vivado 12-5201] set_clock_groups：当仅剩一个非空组时、无法设置时钟组。 ["E：/JESD_Projects/TI_JESD/TI204_Latest/PROJECT_1/PROJECT_1.SRCS/srms_1/imports/zc706_8b10b/Constraints.xDC"：9]
[项目1-486]无法解析实例化为"TI_IP_INSTRENT"的非基元黑盒单元"TI_204C_IP"["E：/JESD_PROJESD/TI204_Latest/PROJECT_1/PROJECT_1.SRCS/sources_1/Imports/TI204_Latest/reference_designs/zc706_8b10b/rtl_f204C/TI_f204C"：520_IP"
OPT DesignDRCNetlistDesign LEVEL[DRC INBB-3]黑盒实例："TI_204C_IP"类型的单元"TI_IP_INSTRUM"具有未定义的内容并被视为黑盒。 必须定义此单元格的内容才能成功完成 OPT_DESIGN。
[DRC 4-78] Vivado_Tcl 期间发现错误。 OPT_DESIGN 未运行。
我已随附图像和错误日志以供参考。
有人可以帮助解决此问题吗？ 非常感谢有关如何解决这些错误的任何建议。
此外、如果此版本的 Vivado 2023.1存在任何已知问题或我可能缺失的特定配置、请告知我。
提前感谢！
此致、
Akash
