[参考译文] TI-JESD204-IP：适用于 ZC706的 Vivado 中的 JESD204C IP 内核集成问题

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1434515/ti-jesd204-ip-jesd204c-ip-core-integration-issue-in-vivado-for-zc706

工具与软件：

大家好！

尝试在 ZC706板的当前版本 Vivado 2023.1上添加 JESD204C IP 内核(TI_204C_IP)时遇到一些问题。 我已经在我的设计中添加了 IP、但是在实施阶段遇到了以下错误：DRC。 OPT_DESIGN 未运行。

e2e.ti.com/.../impl_5F00_log.txt

下面是错误

• 综合
• Synth_1
• [约束18-1056]时钟"fpga_ref_clk"完全覆盖时钟"sys_clk_p"。 新：create_clock -period 8.138 -name fpga_ref_clk [get_ports sys_clk_p]、["C：/Users/user/Downloads/project_9/project_9.srcs/constrs_1/imports/DesignFiles/constraints.xdc：and 2]前一个：create_clock -period 8.138 [get_ports sys_clk_p]、["c：/Users/user/Downloads/project_9/project_9.gen/sources_1/ip/sys_pll/sys_pll/sys_pll_in_context.xdc：and 1]
• [Vivado 12-4739] set_clock_groups：未找到'-group [get_clocks -of_objects [get_pins TI_IP_inst/mgt_rx_usrclk2]'的有效对象。 ["C：/Users/user/Downloads/project_9/project_9.srcs/constrs_1/imports/DesignFiles/constraints.xdc：9]
• 发生
• 设计初始化
• [约束18-1055]时钟"fpga_ref_clk"完全覆盖由一个或多个其他约束引用的时钟"sys_clk_p"。 任何与被覆盖时钟相关的约束都将被忽略。 新：create_clock -period 8.138 -name fpga_ref_clk [get_ports sys_clk_p]、["C：/Users/user/Downloads/project_9/project_9.srcs/constrs_1/imports/DesignFiles/constraints.xdc：and 2]前一个：create_clock -period 8.138 [get_ports sys_clk_p]、["c：/Users/user/Downloads/project_9/project_9.gen/sources_1/ip/sys_pll/sys_pll.xdc：and 56]
• [Vivado 12-4739] set_clock_groups：未找到'-group [get_clocks -of_objects [get_pins TI_IP_inst/mgt_rx_usrclk2]'的有效对象。 ["C：/Users/user/Downloads/project_9/project_9.srcs/constrs_1/imports/DesignFiles/constraints.xdc：9]
• [Vivado 12-5201] set_clock_groups：当仅剩一个非空组时、无法设置时钟组。 ["C：/Users/user/Downloads/project_9/project_9.srcs/constrs_1/imports/DesignFiles/constraints.xdc：9]
• [项目1-486]无法解析实例为"TI_IP_INSTRUM"的非基元黑盒单元"TI_204C_IP"["C：/Users/user/Downloads/project_9/project_9.srcs/sources_1/imports/rtl/TI_204c_IP_ref.sv：520]
• OPT Design
• DRC
• 网表
• 和影响
• [DRC INBB-3]黑盒实例：类型为"TI_204C_IP"的单元格"TI_IP_INSTRUM"具有未定义的内容、并被视为黑盒。 必须定义此单元格的内容才能成功完成 OPT_DESIGN。
• [DRC 4-78] Vivado_Tcl 期间发现错误。 OPT_DESIGN 未运行。

存在一个问题、Vivado 似乎不知道 IP 内核的定义、并将其视为黑盒。

但如果您往下看、会发现 IP 内核包含在我的项目中、并且所有必要的文件都已派生出来。

其他人是否熟悉这个问题？ 强烈欢迎您就解决此问题的更好方法提供反馈。

谢谢。此致

Balu