[参考译文] ADS127L18：如何在硬件编程模式下设置 DCLK 频率

您好、Ton、

无法在硬件控制模式下设置 DCLK 分频器；它始终默认为1。  DCLK 频率将等于时钟频率、该时钟频率将限制为最大速度模式下的32.768MHz 典型值(最大33.6MHz)

唯一可以选择的是调节 OSR 设置、该设置也会设置输出数据速率。  由于需要256个信道和24b/信道、因此每个转换周期至少需要传输24*256=6144b、或者 DCLK 频率必须至少为6144*Fdata。  另外、fdata=fCLK/（2*OSR)、我们可以求解所需的最小 OSR。

fDCLK=fCLK

fDCLK>NB*NC*Fdata

Re -排列：

Fdata<fDCLK/(NB*NC)

NB =每个通道的位数=24

NC =通道数=256

fdata=fDCLK/(2*OSR)=fDCLK/(NB*NC)

OSR >= 0.5*NB*NC.

OSR >= 0.5*24*256.

OSR >= 3072

可以使用 OSR=4096的宽带滤波器或 SINC4滤波器、或 OSR 等于3,200,640640012800或32000的 SINC4+SINC1。

假设 fCLK=OSR=3200 32.768MHz、使用宽带或 SINC4滤波器时的最高数据速率为4ksps、使用 SINC4+SINC1且 OSR=3200时、最大数据速率为5.12ksps。

如果您的系统需要更高的数据速率、则需要减少菊花链中的通道数量、并在处理器或 FPGA 上使用多个帧同步端口。

此致、
Keith Nicholas
精密 ADC 应用

您好、Ton、

是的、如果将通道总数减少到64个、则可以使用上述 OSR 设置和数据速率。

此致、
Keith

尊敬的 Ton：

在菊花链模式下、数据将继续循环传输。  由于离控制器最远的 ADC 没有另一个 ADC 连接到其 DIN 引脚、因此无论该引脚设置如何、都将通过所有 ADC 计时。   在以下配置中、由于控制器最远 ADC 上的 DIN 连接到 GND、因此您只需在下一帧开始之前为0计时。

此致、
Keith

尊敬的 Ton：

表7-16不正确；感谢您捕获此错误。  我们将在下一次数据表修订版中更正此值。

图7-34和7-35正确。

表7-16应改为：

数据端口 TDM (引脚3)

0 =无 TDM、四个(ADS127L14)或八个(ADS127L18)数据通道(使用所有 DOUTn 引脚)

1 = TDM 模式、一个数据通道(DOUT0引脚)

F = TDM 模式、两个数据通道(DOUT0和 DOUT1引脚)

此致、
Keith

尊敬的 Ton：

DOUT1始终是输出、应保持悬空。  所有其他 DOUT 引脚 DOUT[7：2]默认为输入、并可用作 GPIO 引脚。  您可以将这些引脚接地、如果您想稍后将其用作 GPIO、则可以使用上拉/下拉电阻器。

我们就为器件的发布做好了准备。  通常、该网站只会关闭几个小时、从初步产品文件夹转换到包含更新数据表的已发布(正在供货)文件夹。  遗憾的是、我们遇到了"故障"、并且初始产品文件夹被删除太早。  不用担心、该产品将在接下来的几天内完全发布、届时您可以订购量产(正在供货)器件。

此致、
Keith

尊敬的 Ton：

正确。  我忘记您使用的是硬件编程模式。  在任一种情况下(硬件或 SPI 配置)、DOUT1引脚应始终悬空、而其余的 DOUT[7：2]应直接接地。

此致、
Keith