• 状态 Resolved
  • 已锁定 已锁定
  • 回复 11 回复
  • 订户 1 订户
  • 视图 661 视图
  • 用户 0 会员在此处
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] ADS127L18：如何在硬件编程模式下设置 DCLK 频率

admin
Guru**** 2382480 points
Other Parts Discussed in Thread: ADS127L18, ADS127L14
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1423908/ads127l18-how-to-set-dclk-frequency-in-hardware-programming-mode

器件型号：ADS127L18
主题中讨论的其他器件： ADS127L14

工具与软件：

您好！

数据表中显示：

"DCLK 频率通过可编程 DCLK 分频器从 ADC 时钟得出。 有关 DCLK 分频器的详细信息、请参阅时钟运行部分。 确保 DCLK 信号频率足够快、能够在一个转换周期(FSYNC 时钟周期)内传输通道数据、否则数据会丢失。 公式22显示了如何推导出所需的最小 DCLK 频率。"

我需要使用硬件编程、以便无法访问任何寄存器。 DCLK 是输出、如何设置 DCLK 分频器？

我想使用32个器件的1条线路(DOUT0>DIN0)上的菊花链、因此我需要许多 DCLK 周期。 如何获得足够的周期来输出全部256个通道？

我的输出数据 将 仅为每个通道3个字节。

  • 0
    TI__Guru**** 2382480 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Ton、

    无法在硬件控制模式下设置 DCLK 分频器；它始终默认为1。  DCLK 频率将等于时钟频率、该时钟频率将限制为最大速度模式下的32.768MHz 典型值(最大33.6MHz)

    唯一可以选择的是调节 OSR 设置、该设置也会设置输出数据速率。  由于需要256个信道和24b/信道、因此每个转换周期至少需要传输24*256=6144b、或者 DCLK 频率必须至少为6144*Fdata。  另外、fdata=fCLK/（2*OSR)、我们可以求解所需的最小 OSR。

    fDCLK=fCLK

    fDCLK>NB*NC*Fdata

    Re -排列：

    Fdata<fDCLK/(NB*NC)

    NB =每个通道的位数=24

    NC =通道数=256

    fdata=fDCLK/(2*OSR)=fDCLK/(NB*NC)

    OSR >= 0.5*NB*NC.

    OSR >= 0.5*24*256.

    OSR >= 3072

    可以使用 OSR=4096的宽带滤波器或 SINC4滤波器、或 OSR 等于3,200,640640012800或32000的 SINC4+SINC1。

    假设 fCLK=OSR=3200 32.768MHz、使用宽带或 SINC4滤波器时的最高数据速率为4ksps、使用 SINC4+SINC1且 OSR=3200时、最大数据速率为5.12ksps。

    如果您的系统需要更高的数据速率、则需要减少菊花链中的通道数量、并在处理器或 FPGA 上使用多个帧同步端口。

    此致、
    Keith Nicholas
    精密 ADC 应用

  • 0
    TI__Guru**** 2382480 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Keith、您好！

    我想我能理解你的答案。 请确认我是否正确。 菊花链256个通道对于我的设置而言似乎无法实现。

     

    2.097152 MHz、64通道 x 24位= 1536位/转换、低速模式。

    Fdata

    OSR

    DCLK/Mbps

     

    注释

    256

    4096

    0.393216

     

     

    512

    2048

    0.786432

     

     

    1024.

    1024.

    1.572864

     

     

    2048

    512

    3.145728.

     

    无法实现

    4096

    256

    6.291456.

     

    无法实现

    8192

    128.

    12.582912.

     

    无法实现

    16384.

    64

    25.165824.

     

    无法实现

    32768

    32.

    50.331648

     

    无法实现

     

    8.388608 MHz、64通道 x 24位= 1536位/转换、中速模式。

    Fdata

    OSR

    DCLK/Mbps

     

    注释

    1024.

    4096

    1.572864

     

     

    2048

    2048

    3.145728.

     

     

    4096

    1024.

    6.291456.

     

     

    8192

    512

    12.582912.

     

    无法实现

    16384.

    256

    25.165824.

     

    无法实现

    32768

    128.

    50.331648

     

    无法实现

    65536

    64

    100.663296.

     

    无法实现

    131072

    32.

    201.326592

     

    无法实现

     此致、

    吨

  • 0
    TI__Guru**** 2382480 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Ton、

    是的、如果将通道总数减少到64个、则可以使用上述 OSR 设置和数据速率。

    此致、
    Keith

  • 0
    TI__Guru**** 2382480 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Keith、您好！

    感谢您的快速回复！

    在上述(可能的)数据速率下、CLK 远高于输出端的位速率。

    要获取所有数据、所需的 DCLK 脉冲远多于所需的 DCLK 脉冲。

    如果所有位都移出、DCLK 是否会停止？ 如果没有、那么输出是什么呢？

    此致、

    吨

  • 0
    TI__Guru**** 2382480 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Ton：

    在菊花链模式下、数据将继续循环传输。  由于离控制器最远的 ADC 没有另一个 ADC 连接到其 DIN 引脚、因此无论该引脚设置如何、都将通过所有 ADC 计时。   在以下配置中、由于控制器最远 ADC 上的 DIN 连接到 GND、因此您只需在下一帧开始之前为0计时。

    此致、
    Keith

  • 0
    TI__Guru**** 2382480 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    谢谢、Keith！ 现在已经很清楚了。

     

    我希望获得更高的 Fdata、并考虑使用双通道 TDM、因为我知道在硬件编程模式下4通道是不可能的、而对于并行输出、没有输出启用、因此对于64个器件、我需要向我的 FPGA 提供512条线路、这是不可能的。 但在尝试使用2通道 TDM 时、我想产品说明书中会出现一些差异。

     

    表7-16 (第61页)显示：

    数据端口 TDM (引脚3)：

    1 = TDM 模式、一个数据通道(DOUT1引脚)。

    F = TDM 模式、两个数据通道(DOUT1和 DOUT2引脚)。

     

    图7-34. DP_TDM = 01b (一个或两个 DOUT 引脚、串行或并联)

    (通过使 TDM 引脚3悬空来选择)

    时序图显示了2条数据线 DOUT0和 DOUT1。

    而表7-16显示了不同的内容：DOUT1和 DOUT2。

     

    图7-35. DP_TDM = 00b (一个 DOUT 引脚、完整串行)

    (通过将 TDM 引脚3设为"1"来选择)。

    时序图显示了1条数据线 DOUT0。

    而表7-16指出了一些不同的内容：DOUT1。

     

    此致、

    吨

  • 0
    TI__Guru**** 2382480 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Ton：

    表7-16不正确；感谢您捕获此错误。  我们将在下一次数据表修订版中更正此值。

    图7-34和7-35正确。

    表7-16应改为：

    数据端口 TDM (引脚3)

    0 =无 TDM、四个(ADS127L14)或八个(ADS127L18)数据通道(使用所有 DOUTn 引脚)

    1 = TDM 模式、一个数据通道(DOUT0引脚)

    F = TDM 模式、两个数据通道(DOUT0和 DOUT1引脚)

    此致、
    Keith

  • 0
    TI__Guru**** 2382480 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Keith、您好！

    我有2个问题：

    1.更改为单通道(D0)串行模式(引脚3 HI)以获取数据、并在具有8个 ADS127L18的电路板上使用小型 FPGA。 FPGA 将8个流快速组合到主板上的 FPGA。

    我是否可以将数据线路 D[7：1]保持断开状态或是否应该将其端接？

    2.为什么从 TI 网站上删除 ADS127L18的数据表？ 我不希望因为取消了设计？？？

    此致、

    吨

  • 0
    TI__Guru**** 2382480 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Ton：

    DOUT1始终是输出、应保持悬空。  所有其他 DOUT 引脚 DOUT[7：2]默认为输入、并可用作 GPIO 引脚。  您可以将这些引脚接地、如果您想稍后将其用作 GPIO、则可以使用上拉/下拉电阻器。

    我们就为器件的发布做好了准备。  通常、该网站只会关闭几个小时、从初步产品文件夹转换到包含更新数据表的已发布(正在供货)文件夹。  遗憾的是、我们遇到了"故障"、并且初始产品文件夹被删除太早。  不用担心、该产品将在接下来的几天内完全发布、届时您可以订购量产(正在供货)器件。

    此致、
    Keith

  • 0
    TI__Guru**** 2382480 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    再次感谢您的快速回复 Keith！

    由于我使用硬件编程模式、我知道无法使用 GPIO、因为无法获取数据？

    因此、如果我使用 DOUT[0]作为串行输出、我必须使 DOUT[1]保持未连接状态、并 必须将 DOUT[7：2]接地。

  • 0
    TI__Guru**** 2382480 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Ton：

    正确。  我忘记您使用的是硬件编程模式。  在任一种情况下(硬件或 SPI 配置)、DOUT1引脚应始终悬空、而其余的 DOUT[7：2]应直接接地。

    此致、
    Keith