[参考译文] DAC38J84EVM：如何为该板设置合适的时钟？

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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1431515/dac38j84evm-how-to-set-the-right-clock-for-this-board

器件型号：DAC38J84EVM
主题中讨论的其他器件：LMK04828

工具与软件：

您好！

我正在尝试使用 Vivado 中的 TI_JESD204 IP 对 ZCU102进行编程、以便与该 DAC 配合使用、但该 DAC 没有输出。电路板的测试没有问题。我认为这是因为时钟设置有一些问题。 I

我曾尝试遵循这个 TI_JESD204_IP_KCU105_DAC38J84_841.zip 的时钟集、但我感到困惑、为什么外部时钟频率为409.6MHz。为什么教程中的 DCLK 分频器设置为32？
我使用了156.25MHz 外部时钟、CLKout 12的时钟输出仅为156.25/(分频器 I SET) MHz、我将其用作 sys_clock。
这是 DAC 的设置。

1 年多前

0 admin 11 个月前

TI__Guru**** 2431490 points

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尊敬的 Bowei：

我已经审阅过、但无法在这里看到409.6MHz 完全相关。本指南中的 DACCLK 显示为2500MSPS (GUI 图像显示2500MSPS)、因此我相信 DACCLK 为2.5GSPS、无论是在 LMK04828 (最简单)上直接以 Fin 模式运行、还是通过提供较低的速率基准并使用 LMK04828的 PLL2生成2500MHz 的 VCO 频率(使用 VCO0)、都是如此。如果您考虑这一点、8411模式的串行器/解串器速率确实为1562.5Mbps。 FPGA 收发器参考时钟必须有效、它通常是 LMK 参考时钟(在本例中为2500MHz)的整数倍、位于60MHz 和200MHz 之间、具体取决于 FPGA 和收发器类型。无论如何、如果我们认为 LMK 分频器32对于 MGTREFCLK 是正确的、那么这意味着参考设计中的收发器配置是针对78.125MHz 设置的、这似乎是一个合理的值。第二个分频器用于 FPGA SYSCLK 或 FPGA 上的应用时钟。这是应为串行器/解串器/80设置的时钟速率、以实现完全确定性延迟支持。它可以在更高的 SYSCLK 频率(例如 SerDes/20)下工作、但这不能保证整个下电上电周期内具有确定性链路启动延迟。此外、在您的 GUI 图片中、内插值设置为1、而不是16 -数据速率将保持不变、但 DAC 采样率慢了16倍。

谢谢、Chase

数据转换器（参考译文帖）

数据转换器（参考译文帖）(Read Only)

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