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[参考译文] AFE58JD48:AFE58JD48配置

Guru**** 2431540 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1433785/afe58jd48-afe58jd48-configuration

器件型号:AFE58JD48

工具与软件:

我希望使用 FPGA 配置 AFE 并使用 JESD204B 协议(子类0/1/2)建立高速接口。 AFE 使用40x 模式、并且已验证 SPI 读取和写入的正确性。

配置的寄存器如下:

SPI_DIG_EN = 1 00_0001 #全局复位和自清零。

SPI_DIG_EN = 1 C5_4000 #根据"12.2器件初始化"。
SPI_DIG_EN = 1 D0_0001 #
SPI_DIG_EN = 1 DE_00C3 #
SPI_DIG_EN = 1 DF_0040 #
SPI_DIG_EN = 1 1E_0003 #
SPI_DIG_EN = 1 12_0005 #
SPI_DIG_EN = 1 2A_0800 #
SPI_DIG_EN = 1 12_0000 #
SPI_DIG_EN = 1 11_FFFF #
SPI_DIG_EN = 1 25_0002 #
SPI_DIG_EN = 1 11_0000 #
SPI_DIG_EN = 1 12_000a # JESD 40X 模式。
SPI_DIG_EN = 1 12_000a。
SPI_DIG_EN = 1 31_02C0。
SPI_DIG_EN = 1 34_0907。
SPI_DIG_EN = 1 35_03C0。
SPI_DIG_EN = 1 36_0007。
SPI_DIG_EN = 1 12_0000。

FPGA 使用 Vivado IP JESD204B RX。 配置参数为5G 线速率、F = 4、K = 8。 sysref 频率为7.8125 MHz。

配置完成后、SYNC 可被拉至高电平、但它将被重复拉至低电平、然后重新建立链路。 当在 SYNC 被拉至低电平之前与软件进行检查时、AFE 发送0xbc。 当 SYNC 拉至高电平后、FPGA 接收到的数据重复传输。

我的问题是、FPGA 或 AFE 的配置是否存在导致 SYNC 拉至低电平的问题。 为什么将 SYNC 后接收到的数据拉高为重复的固定数字而不是随机数?
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    SYNC 低电平应发送0XBC、在此之后 JESD 接收器 IP 应建立链路。 在这之后,你应该收到 ILA 之后的 ADC/AFE 数据.

    您在 FPGA 中看到的数据是什么? 您可以尝试使用斜坡等测试模式、并首先检查它  

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    这里有两个屏幕截图:

    第一张图显示了一种正则的回送数据模式

    在此图中、您可以看到 AFE 发送0xBC、导致 SYNC 拉低

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    同步问题已解决。 这是硬件设计的错误。

    请帮助了解重复数据的含义

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     可以 通过配置来设置测试模式

    0x13FFFF、

    0x290008。

    0x130000、

    AFE 成功发送增量数据。

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    您好!

    您是否仍然看到重复的数据或问题已解决?

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    是的、重复数据如下所示

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    我看到它在递增1。 重复数据在哪里?

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    捕获这两个图时、设备设置有何差异?

    您是否在这两种模式之间更改测试模式? 我清楚地看到,坡道正在按预期工作。

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    ;将 TEST_PAT_MODE 配置为0100 μ s 来设置斜坡

    当 TEST_PAT_MODE 为0000 (默认值)时会显示重复数据

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    您好!

    我有几个问题  

    1 )您要捕获多少 AFE?

    2) 2)器件上电时是否进行了硬件复位?

    3) PDN_FAST- 此引脚的状态是什么?