工具与软件：
我将 ADC32RF45与 JESD204B 子类1搭配使用、并将 I/F 与 FPGA 搭配使用。 当我输入一个从 PLL 到 FPGA 和 ADC 的 SYSERF 脉冲进行链接时、在 FPGA 侧检测到视差错误、并且无法正确链接。 欢迎提出解决这一问题的任何建议。
作为一个前提条件、我们希望确保获取 ADC 数据的采样位置不发生偏移、即使通过再次打开和关闭电源来重新完成 JESD 链路也是如此。
环境：
*对 PLL 使用 LMK04828
*在 FPGA 上使用 Xilinx JESD204 v7.2 IP
*向 LMK04828的 CLKIN1输入3GHz 时钟
备注：
*评估板上出现同样的现象(ADC32RF45EVM)
*如果 LMK04828的 SYSREF_MUX 未更改为正常 SYNC 但保持 SYSREF 连续、则它会在几个 SYSREF 后正常链接。
附加的文件内容：
1. 评估 boarde2e.ti.com/.../LMK04828.cfg 上使用的 PLL 配置文件
2.评估 boarde2e.ti.com/.../ADC32RF45.cfg 上使用的 ADC 配置文件
尊敬的 Seiya：
似乎只有一个 sysref 采用脉冲形式？ 该设备需要多个 sysref 脉冲、这解释了为什么当 LMK 处于连续 sysref 模式而不是处于单次 sysref 模式时链路正常。 见下图71。
我的建议是始终使用连续 sysref、并且连接成功后、在 LMK 寄存器设置中禁用 sysref 时钟输出组。 这似乎可以解决您的问题、因为在使用连续 sysref 模式时您没有问题。
谢谢、Chase
