[参考译文] ADS9813EVM：ADS9813的初始化序列出现混淆

HI CT、

感谢您的提问。 为了更好地了解该用例、您能否分享一下您希望在哪种类型的应用中使用 ADS9813？

我正在等待团队对初始化序列的确认、让我在星期一回复您。 在尝试写入初始化序列时是否正在通电并使用自由运行的 SMPL_CLK？ FCLK 故障可能是器件未正确初始化的症状、因此我们应首先解决该问题。

此致、

Samiha

您好！

初始化序列有任何更新？

我还想说明的是、我们按照时序图将 SPI 时钟极性和相位设置为零。 您能否确认我们是否走在正确的轨道上？

此致。

HI CT、

确认顺序如下：

1. 0x000B 至0x04地址
2. 0x0002至0x03地址//选择寄存器组1
3. 0x0002至0x92地址
4. 0x0604至0xC5地址

是的、对于 SPI、PHA 和 POL 为0是正确的。

您能否分享您的 ADC 原理图、以便我确认所有连接都正确吗？ 您还可以完成以下调试步骤：

1. 使用 DMM 测量 AVDD_5V、IOVDD、VDD_1V8和 REFIO、以确保所有电源均符合预期。
2. 应用 SMPL_CLK
3. 按照我在上面分享的方法写入初始化序列。 您能否分享示波器屏幕截图(所有数字信号的)？
4. 之前连接到器件的电源是否超过了最大限值？
   1. 

此致、

Samiha

您好！

我们使用的是评估板本身、并通过以下结果测量了电压：

• AVDD ：5V
• IOVDD 和 VDD ：1.8V
• REFIO ：4.1V

上电后、我们将按照以下寄存器写入序列来初始化 ADS9813 并针对我们的用例进行配置：

1. 写入0x0001寄存器0x00(启用复位)。
2. 写入0x0000寄存器0x00(禁用复位)。
3. 写入0x0004寄存器0x00(传统 SPI 启用)。
4. 写入0x000B寄存器0x04(INIT1配置)。
5. 写入0x0002寄存器0x03(选择组1)。
6. 写入0x0002寄存器0x92(INIT2配置)。
7. 写入0x0604寄存器0xC5(INIT3配置)。
8. 写入0x0100寄存器0xC1(设置 SDR 数据速率)。

我们在 CPOL = 0且 CPHA = 0的情况下使用5 MHz 的 SPI 时钟。

我们正在观察D0D1D2D3关于DCLK在 ILA 中的数据通道(,,,),也FCLK在 ILA 中监测。 寄存器初始化是基于我们的控制逻辑进行的。

以下是我们观察到的情况：

• DPWM0模块 ：

  • 数据存在于数据通道(D0、、、D1D2D3)上。
  • FCLK是在 ILA 中捕获的(不是周期性的、但可检测的)。

• DPWM0模块 ：

  • 所有数据通道(,,,)D0D1D2D3和FCLK在 ILA 中显示零。
  • 未观察到数据或活动。

我们通过 FMC 向提供8 MHz 时钟SAMPL_CLKP。 我们使用默认跳线配置(不更改跳线位置)。

您能说明一下为什么我们没有看到任何数据FCLK吗、或者初始化完成后没有看到任何数据吗？ 初始化序列中是否遗漏了某些内容？ 您是否遇到此问题？

非常感谢您的帮助、因为我们目前正处于这一阶段。

此致。

HI CT、

感谢您的分享。 我们最近完全发布了 ADS9813、因此量产 器件与预量产器件略有不同。 也许您的 EVM 具有预量产 器件、具体取决于您订购器件的时间。 您能否分享一下您的 ADS9813器件上的标记？ 是 ADS9813还是 PADS9813？ 如果是 PADS9813、最好订购生产器件并更换 EVM 上的 DUT、因为这可能会导致初始化 序列问题。 数据表中的顺序适用于量产器件。  

ADS9813的量产器件： https://www.ti.com/product/ADS9813/part-details/ADS9813RSHR

此致、

Samiha

您好、Samiha、

感谢您的支持。 我们通过创建一个新项目解决了该问题。 我们怀疑 SDK 和 RTL 之间存在不匹配问题、但我们并不完全确定。 现在、我们能够成功执行初始化。 我们使用自定义模式进行了测试(有效)、还使用输入信号对其进行了验证。

我们有几个问题：

1. 使用二进制补码数据格式时、ADS9813的默认噪声级别是多少？ 我们在通道上观察到默认的噪声摆幅为50k。 当输入馈入后、该噪声会消失、但50k 的默认噪声水平似乎并不正常。
2. 您能否澄清一下、斜坡测试图形需要多少个时钟周期才能递增？ 我们可以观察到、每个计数会保留16个时钟周期、而不是1个时钟周期。

此致

您好、samiha、

在针对我们的应用进行最终确定之前、我们目前正在评估该 ADC 的性能。

在噪声方面、问题与 SFDR 无关。 我们将观察到50k 的噪声水平、这是否就是 ADC 的默认噪声摆幅？

此外、我们还注意到了这一点 fclk 基准跟踪未与数据正确对齐 SAMPLE_SYNC Linaro Toolchain。 有时、通道数据似乎是循环移位的(也就是说、如果我们 在通道1中提供输入、有时会反映在通道2或通道3中)。我们怀疑这是由于之间的不正确对齐所致 fclk 处理数据。

我们如何解决该问题？

此致

HI CT、

50k 是什么意思？ 您能否澄清单位或分享图表？ 您可以尝试短接 ADC 通道的正负输入、以查看噪声是否出现在 ADC 内部。

是否在 上电后且 提供了 SMPL_CLK 的情况下提供同步脉冲？ 您能否提供示波器或逻辑分析仪的屏幕截图？ 只要 SMPL_CLK 频率也发生变化、就必须提供 SYNC。  

此致、

Samiha