[参考译文] ADS7057：转换时间和下降沿

尊敬的 JM：

当具有 正满量程输入(0x1FFF)时、会看到最明显的无效转换结果、其中一些位缺失(设置为零)、或整个转换左移或右移。 由于 SCLK 的18个下降沿决定了 ADC 的转换周期、如果该周期被缩短、则可能会进行一些比较、以比较 ADC 的 SAR 架构尚未执行、并且 ADC 会输出不正确的结果。

您能分享您所看到的以及在模拟输入端提供的电压吗？

此致、
Joel

谢谢 JM。 我不建议仅使用16个 SCLK 下降沿、因为数据表明确要求18个下降沿。 尤其是在您可以承受使用24个 SCLK 下降沿而不影响速度要求所需的时间的情况下。 不过、请随时继续使用16个下降沿进行测试、如果您遇到任何问题、请告诉我。

此致、
Joel

该器件使用 AVDD 作为其主电源、DVDD 用于设置逻辑电平、因此建议针对 AVDD 上的下电上电。

此致、
Joel