[参考译文] ADC12QJ800：旁路 SYSREF 窗口化、以实现低 CLK 频率

David、您好！

是的、如果您的 sysref 能够在无需校准的情况下满足 ADC 的设置和保持要求、则此参数不再需要并可以忽略。 您可以通过监控 ADC 的 JESD_STATUS 寄存器中的对齐和重新对齐标志来轻松检查是否在 ADC 侧进行了设置和保持。 首次对齐 sysref 时、将设置对齐和重新对齐标记。 之后、您应该清除重新对齐标志、然后轮询该寄存器以确保绝不会再次设置它。 如果发生这种情况、意味着 ADC 无法正确处理 sysref。

谢谢！

Eric

忽略校准时的设置时间和保持时间是多少？

尊敬的 David：

校准不会更改设置和保持要求、而只是有助于将 sysref 与采样时钟对齐。 数据表未指定确切的设置和保留、因为它假设始终使用 sysref 窗口化来保证时序。 是否存在不使用 sysref 窗口化的原因。 数据表还将 CLK++周期附近的无效 sysref 采样区域指定为 TINV (SYSREF)、这封装了建立时间和保持时间。

此致！

Eric

因此不能忽略 sysref 窗口操作？ 必须有软件对此进行管理。  

我们更希望保持简单、只需在 FPGA 中指定时序限制、并且只需通过软件将配置加载到器件即可。