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器件型号：AFE58JD48EVM 主题中讨论的其他器件： LMK04828、LMK04826
工具与软件：
您好！
我们计划使用我们的 JESD IP 来证明多 ADC 同步。 当前设置包括两个 AFE58JD48EVM 板、一个 LMK4828评估板和一个 EFINIX Titanium FPGA 评估板。 我附上了设置图供参考。
- 我们计划使用外部 LMK04828/LMK04826评估板、因为它可以为辅助 LMKK 生成所需的相位对齐型时钟和频率参考设计。
- 分频器重置将用于为次级 LMK 生成同步器件时钟和参考频率。
- Sysref：连续/脉冲 Sysref 将从主 LMK 生成。 (对于5Gbps、Sysref 频率= 3.90625)。
- 次级 LMK 将在 ZDM 模式下运行、以生成同步的器件/采样时钟和参考频率。
- 辅助 LMK 不会生成任何 sysref。 它会将传入的同步信号转发到 Sysref 路径。 因为路径中存在 D Flipop。 来自主 LMK 的外部同步在转发到输出之前与辅助 LMK 的 VCO 相位对齐
- 我们将使用两根 FMC 公头转母头电缆将这两个 ADC EVM 连接到单个 EFINIX 评估板。
- EFINIX 评估板中将有两个单独的 JESD204B RX IP、从两个 JESD RX IP 捕获的数据将在 BRAM 中捕获、然后在 Wavevision 上检查。
因此、在开始之前、我们希望确认当前的测试方案是否可行、并且我们正在考虑进行正确的检测。
是否可以使用此设置测试 multidac 同步？
如果我们遗漏了内容、敬请告知。
