工具与软件：
您好！
我们计划检查 JESD204B RX 和 ADC 之间的确定性延迟、我将使用一个参考设置图像来证明确定性延迟。
但 ADC 采样 MSB 位存在一些问题、如果我们捕获 ADC_MSB 位、则占空比不总是恒定的、并且上升沿和下降沿也有一些重叠。
我们将以不同频率发送正弦波作为输入以进行测试、但随着我们增加频率、重叠增加。 因此可以帮助我们调试该问题、因为如果占空比不是恒定的、我们就不能说信号是可重复的、以便用于证明确定性延迟。 我已经在5MHz 中附加了捕获图像。
5MHz 
尊敬的 Sachin：
是的、我们要将 MSB 数据与 ADC 输入信号进行比较
我附上了我们的设置供您参考 
我不知道为什么我们需要将信号发生器同步到 JESD 时钟、以及这是如何产生这种占空比变化的。
另外、通过" 由于时钟和信号未锁定、因此我们需要输入信号基准来比较 ADC 输出数据 "这意味着我们需要在 ADC 输入端放置触发器。
我通过将触发器放置在 ADC 输入上来检查测量结果、然后将其与 ADC_MSB 位进行比较仍然是边沿不干净、边沿上有抖动。 
您能帮助我们调试这个问题吗？
你好、Sachin
感谢输入、我们更改了源信号。 现在、我们将使用同一器件时钟从 FPGA 本身生成输入信号、而现在我们没有得到此信号。
但是、我们还遇到了另一个问题、当我们测量设置的确定性延迟时、延迟几乎保持恒定、但在5-6个下电上电后、我们会看到8ns 的漂移。 我们以125MHz 器件时钟运行、我们更改了 LMK 的器件时钟和参考频率之间的延迟、但仍然会遇到这个问题。 您能帮助我们调试这个问题吗？ 在这两种情况下、我附加了示波器波形、供您参考。
变化8ns
而无8ns 变化
