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器件型号：ADC3669 工具与软件：
我的工程使用 ADC3669进行数据采集、我目前正在调试 ADC 和 FPGA 之间的并行 LVDS 接口通信、以接收 ADC 数据。 与常规调试一样、在 FPGA 和 ADC 上电后、首先将 ADC 寄存器配置为输出固定模式、例如0xCC、以便对每个通道进行 IODELAY 校准）数据时序校准（。 然后、配置新模式(例如0xF0)以进行数据对齐(BITSLIP)、然后将 FPGA 置于正常实模式和 DDC 旁路模式。
我的问题是：
当 ADC 和 FPGA 均未断电时、如果 ADC 模式发生更改(配置 ADC 寄存器)(例如设置2、4或其他抽取因子)、并且 LVDS 模式更改为串行 LVDS、那么在这种情况下是否需要调整 IODELAY 或直接重新对齐数据？
