主题中讨论的其他器件： LMK04826、 AFE58JD48
工具与软件：
您好！
我们正在 EFINIX FPGA 上使用 JESD204B RX IP 测试 AFE58JD48EVM 的确定性延迟、我已附加我们要用于参考的设置。
我们将通过器件时钟从 FPGA 本身生成6.25MHz 方波、LMK 用于 FPGA (器件时钟和 SYSREF)和 ADC (采样时钟和 SYSREF)、并且我们在40X 模式下以5Gbps 通道速率运行。 FPGA 在125MHz 器件时钟下运行、ADC 也在125MHz 采样时钟下运行(从 LMK 更新500MHz、因为路径中有1/4缓冲器)。 我们将使用1 * 2分离器根据 FPGA 产生的方波创建2个方波、其中一个通道用作 ADC 输入、另一个通道作为示波器参考、用于测量路径中的总延迟。
我们使用该设置进行了测试并进行了一些测量、但在每5-6个电源周期中、我们得到的变化是8ns、这相当于我们的器件时钟周期。 我们路径中的总延迟约为789ns、有时会达到797ns。 我们怀疑 JESDRX 端的 sysref 捕获可能存在一些问题、但我们尝试了在 LMK 端 FPGA 和 ADC 的 sysref 路径中使用多个时钟延迟选项。 但结果没有改善、 总延迟在变化、但8ns 的变化仍然在出现。 然后、我们分析捕获结果、我发现捕获的 ADC MSB 位占空比并不总是恒定的、需要一些时间才能稳定到50%占空比。 当我们获得8ns 变化时、辐射频率与6.25MHz 的波动较大、它会围绕6.58MHz、如果我们计算出6.58Mhz 和6.25MHz 之间的周期差、则结果为8ns。 因此、我怀疑这种概括的 MSB 位频率变化可能是原因、但不确定原因是什么。 那么、您可以帮助我们解决该问题吗、ADC 数据采集方面是否缺少任何东西。 我附上捕获的结果供您参考。
