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[参考译文] ADS54J60：将 ads54j60与 jesd204c ti ip 内核连接时出现问题

admin
Guru**** 2381790 points
Other Parts Discussed in Thread: LMK04828, ADS54J60
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1482781/ads54j60-issue-interfacing-ads54j60-with-jesd204c-ti-ip-core

器件型号：ADS54J60
主题中讨论的其他器件：LMK04828、

工具与软件：

我们使用的是 ADS54J60 ADC IC 和 LMK04828 IC。 所配置的寄存器在随附的文件中提到。  Rx_SAMPLE_VALID 信号没有变为高电平。 我使用无抽取的4244 ADC 模式。 我观察到 INAP、INAM、INBP 和 INBM 中的上拉电压最初为2.8V、硬件复位后的2.6V 在这种情况下是否存在任何问题。

附加的文件中提供了原理图和 IP 内核的变化。 如果有任何更改、请告知我、网址为 needed.e2e.ti.com/.../ADC_5F00_Query.docx

谢谢！

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    TI__Guru**** 2381790 points
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    尊敬的 Karthik：

    是的、INA 和 INB 引脚应为2.0V 的直流共模电压。

    你确定这里没有其他东西吗？

    VCM 引脚的电压是多少？

    此致、

    Rob

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    TI__Guru**** 2381790 points
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    您好、先生、

    我在 Vcm 中测量的电压为2.9V。

    这是否会导致问题、因为在 jesd204c TI IP 内核中、Rx_PLL_LOCKED 值为3、Rx_ALL_LANES_LOCKED 为1。 但 RX_SAMPLE_VALID 为0、采样数据全为0。

    谢谢！

    Karthik

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    TI__Guru**** 2381790 points
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    替换 ADC IC 后、现在 Vcm 为2.1V、INA 和 INB 为2.0V。 但 Rx_SAMPLE_VALID 为0、数据全为0。

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    TI__Guru**** 2381790 points
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    尊敬的 Rob Reeder：

    请查找随附的定制电路板原理图和引脚映射方框图。  

    尝试降低数据速率并进行检查

    4.9Gbps：       adc_clk    = 491MHz

                          Sysref       = 1.9MHz

                        Rx_sys_clk = 122.88Mhz

                        Mgt_clk   = 122.88MHz

     2.5Gbps：       adc_clk    = 245MHz

                          Sysref       = 0.97MHz

                        Rx_sys_clk = 122.88Mhze2e.ti.com/.../Custmize-Fast-ADC-Board-Schimatic.pdf

                        Mgt_clk   = 122.88MHz  

    仍然无法从 ADC 获取数据。

     

    SET_PROPERTY PACKAGE_PIN AE8 [GET_PORTS｛xCVR_Rx_p[0]｝]

    SET_PROPERTY PACKAGE_PIN AG8 [GET_PORTS｛xcvr_rx_p[1]｝]

    SET_PROPERTY PACKAGE_PIN AJ8 [GET_PORTS｛xcvr_rx_p[2]｝]

    SET_PROPERTY PACKAGE_PIN AH10 [GET_PORTS｛xcvr_rx_p[3]｝]

     

    谢谢！

    Karthik B N

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    TI__Guru**** 2381790 points
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    尊敬的 Karthik：

    请 在 SYNCb 有效(从 FPGA 驱动为0)时查看传入的数据、并确认您看到数据从数据通道上的全0更改为全0xBCBC、这将确认 ADC 正确进入 CGS 和 ILAS。

    您还可以检查当所有通道都达到0xBCBC 的时间足够长(4帧连续0xBCBC、我认为)时、FPGA 会将 SYNCb 信号驱动为高电平、以让 ADC 知道它已接收到数据并知道通道偏差、并准备好开始接收实际的 ADC 采样数据、此时 ADC 会更改为标准输出数据而不是0xBCBC。

     如果转换器按预期发送0xBCBC、然后继续发送全0、我会怀疑 ADC 配置是错误的。 如果它发送看似正确的样本数据、然后在一段时间后再次更改为0xBCBC 或全为0、则我会认为 ADC 数字电源不足、或者 FPGA 配置不正确。

    我对 Xilinx 提供的 JESD IP 配置一无所知。 我可能需要引导其他人来提供指导。

    谢谢！

    Rob