工具与软件：
现在有 PCB、 现在可以显示 SN65DSI83的测试图形。
我现在将100MHz CLK 连接到 REF CLK 引脚、而没有 MIPI-DSI CLK、因为源器件尚未就绪。
我需要输出27MHz "LVDS"CLK。
在数据表中 、我认识到这一点
ADDR 0x0B 1：0位是用于将 FREQ 从 REFCLK 更改为 LVDS CLK 的设置
ADDR 0x0B 7：3位是用于将 FREQ 从 DSI CLK 更 改为 LVDS CLK 的设置。
执行场削弱
我设置0x0A =0x00 + 0x0B = 0x01、 下次我设置 0x0A =0x00 + 0x0B = 0x2A、
LVDS CLK 已更改！
为什么会发生这种情况？
尊敬的 Hirobe-san：
我在 csv 文件中注意到、则0x0A 的值而不是0x0B 时更改。 
您能否验证寄存器0x0B 是否已更改、而不是0x0A？
此外、当您选择 REFCLK 以输出 LVDS_CLK 时、不能将值0x0B[7：3]从0b00000更改为其他值、因此0x0B 的0x29和0x2A 不会是保证芯片正常行为的有效值。 
此致！
J
尊敬的 Hirobe San、
并且要获取27MHz LVDS 输出、我需要将 REFCLK 更改为27MHz、例如、对吧？ [报价]由于0x0B[1：0]为 REFCLK_multiplier、因此如果 REFCLK 为100 MHz、则无法将 LVDS_OUT_CLK 降至27 MHz。
[报价用户 id="630746" url="~/support/interface-group/interface/f/interface-forum/1481485/sn65dsi83-setting-for-lvds-clk-from-refclk/5696168 #5696168"]0x0B=0x00 = 80MHz[/报价]
因此、要获取27 MHz LVDS 输出、REFCLK 应为27 MHz 且值为0x0B=0x00。当 REFCLK 为80 MHz 时、LVDS 输出为100 MHz 仍然很奇怪。
但是、这可能是由于0x0A[3：1]、该寄存器是设置 LVDS_CLK_RANGE 的寄存器。 如果当前设置为0x0A[3：1]= 0b000、则可能会导致意外行为。
此致！
J
