[参考译文] THVD9491-SEP：压摆率引脚问题

尊敬的 Kim 女士：

感谢您在 E2E 上关注此问题！ 我理解你所处的困境。  

很遗憾、我们不能分享内部图、因为此图是 TI 的私有知识产权。

您知道 VIO 的绝对最大值达到 VCC + 0.2 (在您的情况下为3.5V)。 然而、由于 SLR 在内部以 VIO 为基准、因此该 SLR 电压差可能会 泄漏到 VIO 引脚上(即3.3V 电源轨通过 SLR 泄漏到2.5V 电源轨)。 这可能会干扰系统中的其他组件、如果无法正确调节 VIO、则尤其会干扰 LDO。 因此、输入电压绝对最大值为 VIO + 0.2、我们不建议忽略此规格。  

因此、此处的最佳做法是更改设计、使 SLR 以正确的电压(2.5V)为基准。 我知道这不是 你所希望的答案、但 希望这能提供一些澄清。 如有任何其他问题、请随时联系我们。

此致、

Ethan

感谢您的答复。 我还有一个问题。

PCB 已配有该电路(SLR 引脚连接至3.3V VCC)。

因此、我计划物理切断 SLR 引脚和3.3V VCC 之间的 PCB 布线。

在 芯片的稳定性方面、是否切断 SLR 引脚与3.3V VCC 引脚之间的走线来使 SLR 引脚悬空完全与将 SLR 引脚与2.5V VIO 引脚连接相同？

我所关注的是、使 SLR 引脚悬空会对芯片的性能或本身产生负面影响。