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器件型号：DP83TD510E 工具与软件：
您好、TI 团队
我们正在评估 DP83TD510E 10Base-T1L PHY 以将编码器数据传输到我们的电机控制器。 在数据表的第5.6节"时序要求"中、我找到了以下信息：
发送延迟时序：MII 到 CU：750ns
接收延迟时序：Cu 到 MII：5100ns
从这一点、我假定从 MII 到 MII 的总延迟为最大5.85us 我的假设是否正确？
以下事实产生了疑问：说明文本指出"在 MDI 上置位 TX_EN 的上升沿 TX_CLK 到 SSD 符号"以及"在 MDI 上置位 TX_EN 到 RX_DV 的 RX_CLK 上升沿"。
对于我们的应用、两个 PHY 引入的时间延迟必须尽可能低。 5.85us 已在上限准备就绪、但仍可使用。 低抖动也是一项要求。
您能否给我们提供在两个 PHY 上都使用 MII 时预期的帧间抖动的估算？
谢谢、此致
安德烈·K·
