工具/软件:
大家好:
我目前正在使用 SN65HVS883 Texas Instruments 的串行器、我正在尝试确定它 最大读数频率 —即我可以通过 SPI 在所有 8 个通道中可靠读取的速度。
我已经浏览了数据表、但在 SPI 时钟速度和读取之间的周期时间方面、我仍然不确定实际的实际限制。 是否有任何人在实际设置中对此 IC 的最大可实现采样率进行了测试或基准测试?
如有任何见解、示波器捕获或时序图、敬请期待!
提前感谢
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我目前正在使用 SN65HVS883 Texas Instruments 的串行器、我正在尝试确定它 最大读数频率 —即我可以通过 SPI 在所有 8 个通道中可靠读取的速度。
我已经浏览了数据表、但在 SPI 时钟速度和读取之间的周期时间方面、我仍然不确定实际的实际限制。 是否有任何人在实际设置中对此 IC 的最大可实现采样率进行了测试或基准测试?
如有任何见解、示波器捕获或时序图、敬请期待!
提前感谢
尊敬的 Simon:
纵观这一点、似乎没有针对最大读数频率的内部基准或测试。(这是一个旧版的 TI 器件)
不过、我确实在数据表中看到该器件可以支持高达 100MHz 的时钟信号(数据表中的 fclk 规格)
根据我在理论上的理解、如果您想从串行输出引脚读取 8 位、则需要的最短输出时间为 80ns
TRE=8bits/SPI=80ns 这是理论上讲的、但 100MHz 时钟可能比 100MHz 慢
不确定这是否有助于限制实际限制、但只想了解该器件在理论上应该能够执行的操作。
根据我所做的读数、似乎有许多实际限制因素会降低 SPI 设计中采用此器件时的最大读取频率、包括 PCB 设计、您设计中器件的温度以及 MCU 或处理器在设计中的工作方式。
如果您有任何其他问题、请告诉我、我可以尽力提供帮助
此致、
Kameron