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[参考译文] UCC24624:由于提前关断而增加了 FET 损耗

Guru**** 2376610 points
Other Parts Discussed in Thread: UCC24624
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1528233/ucc24624-increased-fet-loss-due-to-early-turn-off

器件型号:UCC24624

工具/软件:

您好、

我们当前在 LLC 谐振转换器中使用 UCC24624、并面临一个问题、即 SR MOSFET 栅极会漏极电流达到零之前关断。 这会导致体二极管长时间导通、从而增加功率损耗和发热。

如随附的波形(以红色突出显示)所示、在栅极关断时仍然存在很大的漏极电流。

根据数据表、我们怀疑这是由于固定的 VTHVGOFF = 10.5mV 关断阈值所致。
我们已经在 VSS 引脚和 MOSFET 源极之间采用了建议的电阻器来增加关断阈值、但没有观察到明显改善。

我们感谢您在以下方面提供指导:

  1. 这种早期关断行为通常是否属于寄生电感或与 MOSFET 封装相关的效应?

  2. 除了调整 VSS 阈值之外、是否还有其他可能更有效的对策?

  3. 您是否有关于 VD 布局(例如 PCB/PGND 或 VSS 布线)的任何建议以帮助缓解该问题?

非常感谢您的支持。

Conor

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    尊敬的支持团队:

    是否有任何更新?

    此致、
    Conor

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    Conor、

    您是否在所有运行条件下或仅在特定条件下观察到这种行为?

    还请与我们分享原理图。

    此致、

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    你好 Conor-san、  

    如 Ning 要求、请提供 SR 电路的原理图。  确保图像的分辨率足够高、以便组件值可读。

    对于您的 3 个问题:  
    1. 提前关断通常归因于 PCB 布局  MOSFET 引线中的杂散电感。  引线电感是 与封装相关的典型影响。
    2.  除了调整 VSS 阈值之外,最有效的对策是尽量减少或消除杂散电感。  这涉及仔细进行 PCB 布局并使用更少的引线选择 MOSFET。  
    3. 数据表有第 27 页第 11.1 节列出的布局指南。  具有讽刺意味的是、布局示例图 11-1 并未严格遵循第 11-1 节中列出的所有指南。  在我看来,我认为这个例子的数字可能会比它好得多。  具体而言、VSS 引脚不应通过所示的过孔连接到 PGND、而应直接连接回 MOSFET 的源极引脚、如列表中第 4 个要点所述。  

    由于波形中的峰值电流为 29A、因此假设您可能使用具有较长引线的大型 MOSFET(例如 TO-220 或 TO-247 封装)。
    此类引线可能具有几 nH 的电感。  对 di/dt 进行粗略估算后、可以看到~12.5A/800ns = 15.6mV/nH。   

    可比例的栅极驱动器在预期的 29A 电流峰值之后启用、但在 25A 左右关断、此时 di/dt 开始变为高电平。  这表明电感会产生 VSS 控制器检测到的大部分 VDX-VDX-Series 电压。  

    请检查 PCB 布局、并根据需要进行修订、以消除 VDS 检测路径中的任何电感。  尽可能选择无引线 MOSFET 封装。  如果无法实现、请尽可能使用 VSS 失调电阻器、如第 8.3.3 节所述。   

    此致、
    Ulrich