[参考译文] DS125DF410：请求 DS125DF410 配置的技术支持。

尊敬的 Tatsumasa-San：

感谢您对您的系统的详细背景以及您正在尝试实现的目标。   您提到最终将使用您的研究中确定的手动 CTLE 值。  是否可以分享更多这方面的背景？  我很好奇,为什么你选择这个而不是自动适应。

此外、我想详细了解您将执行哪些测试以确认所选 CTLE 值是最优的。

正如我 在另一个线程中所讨论的、要释放 CDR 复位、我建议将 0x10 写入寄存器 0x0A。  除此之外、您的寄存器序列是正确的。

首先、以下方法对方法 1 是否正确？ [/报价]

是的、正确。

[引用 userid=“646978" url="“ url="~“~/support/interface-group/interface/f/interface-forum/1526560/ds125df410-request-for-technical-support-on-ds125df410-configuration “]我不确定步骤 3 和 5 中提到的通过寄存器 0x0A 进行 CDR 复位是否真正必要。

CDR 复位将强制重定时器重新适应输入信号。  我们通常建议在更改接收器设置或 CDR 设置时执行 CDR 复位、以便强制进行新的调整。

下一步、以下方法对方法 2 是否正确？ 请告诉我是否有任何其他我应该检查或操作的寄存器。

是的、这也是正确的。

您可能会发现寄存器 0x27 和 0x28 很有价值。  这些是来自内部眼图监视器的 HEO/VEO。  当 HEO >= 0.4UI、VEO >= 200mV 时、我们通常观察到良好的 BER。

（最终设置：设置为手动 CTLE 模式并应用从初步研究中获得的电缆 B 的 CTLE 增益值。）

DS1xxDF410 器件不需要设置寄存器 0x2D。  除此之外、您的设置看起来很好。

谢谢、

Drew

尊敬的 Drew-san：

感谢您的答复。
我想回答你提出的问题。

>我很好奇,为什么你选择这个而不是自动适应。

事实上,我也认为自适应是最佳的。
但是、由于传输介质电缆 B 始终相同、我认为优化的手动 CTLE 可实现与自适应相当的传输质量。 此外、由于电缆 B 经常连接和断开连接、使用手动 CTLE 可以通过读取 HEO/VEO 值来相对更轻松地检测电缆 B 性能下降。 此外、由于我继承的系统最初使用的是 Manual CTLE、因此按原样采用它可以最大程度地减少对系统的更改。
由于这些多种背景因素、我目前正在同时考虑自适应和手动 CTLE。

>我想详细了解您将执行哪些测试以确认您选择的 CTLE 值是最优的。

我计划在连接电缆 B 时读取寄存器 0x27 和 0x28。 该评估将基于我读取的 HEO/VEO 值大小。

尊敬的 Tatsumasa-San：

感谢您分享了您正在执行的步骤以及步骤 A1 和 A7 中的寄存器转储的说明。  根据您的寄存器转储、我可以观察到一些情况。

• 在步骤 A6/B6 和 A7/B7 之间等待多长时间？  请注意、CDR 锁定和自适应确实需要一些时间。  根据数据表、对于 10.3125Gbps 数据、自适应时间为~74ms。  请注意、这是 div-1 速率。  对于子速率数据速率、这将需要更长的时间。  如果您使用 div-4 或 div-8600ms 应提供足够的时间来完成调整。
• 我注意到 CDR 旁路似乎已启用。  这是有意的吗？
• DS125DF410 的输入数据速率是多少？  我想知道寄存器 0x3A 中的 CTLE 值是否决定了 CTLE 值。  该寄存器中的值用于分频器设置>2。  您可以通过设置通道寄存器 0x6F[7]=1 来启用分频器设置>2 的自适应。

谢谢、

Drew

尊敬的  Drew-san：

感谢您查看寄存器转储并提供反馈。
以下是我的回答：

-您在 A6/B6 和 A7/B7 之间等待多长时间?

大约 1 秒。 根据您的响应、等待 600ms 以上似乎就足够了、因此我知道在我们当前调试环境中的等待时间已经足够了。

- CDR 旁路似乎已启用。 这是有意的吗？

是的、没错。 我知道 CDR 用于将时钟信号与叠加时钟信号的数据信号分离。 在我们的系统中、我们通过 4 个通道向 DS125DF410 输入 6.25Gbps 信号。 DS125DF410 用于在发送端使用的 FPGA 的 Aurora 传输线路与接收端使用的 FPGA 之间进行信号恢复。

- DS125DF410 的输入数据速率是多少?

我们通过 4 个通道输入 6.25Gbps 信号。 由于寄存器 0x2F 设置为 B6、因此我知道分频器设置大于 2。 根据您的响应、如果我在（步骤 A2/Step B2）之后立即将 0x6F[7]设置为 1、是否会执行自动调整 CTLE、从而导致读取的寄存器值存在差异（步骤 A7/B7）？

尊敬的 Tatsumasa-San：

约 1 秒。 根据您的回答、等待超过 600ms 似乎就足够了、因此我知道在我们当前调试环境中的等待时间已经足够了。

感谢您的澄清。  是的、我同意这应该足够了。

是的、就是这样。 我知道 CDR 用于将时钟信号与叠加时钟信号的数据信号分离。 在我们的系统中、我们通过 4 个通道向 DS125DF410 输入 6.25Gbps 信号。 DS125DF410 用于在发送端使用的 FPGA 的 Aurora 传输线路和接收端使用的 FPGA 之间进行信号恢复。

通常、CDR 用于对信号进行重定时。  内部 PLL 可帮助滤除输入信号的抖动、从而创建干净的内部恢复时钟。  然后、恢复的时钟用于在抖动降低的情况下重新传输信号。  这是重定时器的典型应用、也是重定时器与转接驱动器的区别。

根据我对您应用的理解、我相信您应该使用 DS125DF410 的重定时信号而不是 CDR 旁路来改善抖动。  如果我遗漏了一些东西、请告诉我。

我们将通过 4 个通道输入 6.25Gbps 信号。 由于寄存器 0x2F 设置为 B6、因此我知道分频器设置大于 2。 根据您的回答、如果我在（步骤 A2/Step B2）之后立即将 0x6F[7]设置为 1、是否会执行自动调整 CTLE、从而导致读取的寄存器值存在差异（步骤 A7/B7）？

6.25 Gbps 的数据符合“div-2"标准“标准。  但是、我想知道重定时器是否可能无法正确识别速率并锁定到“div-4"。“。  如果重定时器锁定到 div-4、则默认情况下、重定时器使用 0x3A 中的 CTLE 值。  我想了解一下这一点的原因是、从寄存器转储来看、在寄存器 0x03 中观察到的 CTLE 值与在 0x3A 中设置的值相同。  我不清楚这是巧合还是 0x80 实际上是最好的 CTLE 值。

通过几个实验来尝试确定 0x3A 是否会影响您的观察结果：

• 将 0x3A 中的值更改为不同的值、然后查看这是否会影响 0x03 中观察到的 CTLE 值
• 在步骤 A2/B2 之后设置 0x6F[1]、然后按照其余步骤操作到步骤 A7/B7。

另外、我看了 0x60 - 0x63 中的 CDR 速率设置、确实有点困惑。  似乎您当前的设置为 11.88Gbps 选择了 VCO 速率。  是否可以分享您如何选择这些值？

在数据表（第 7.4.4 节“基于标准的模式“）之后、我得出了以下值。

数据速率= 12.5Gbps (6.25Gbps 和 div-2)

PPM = 1000

N_PPM = 12.5 * 1280 =  16000

0x60/0x62 =(N_PPM 和 0xFF)

0x61/0x62 =((N_PPM 和 0xFF00)>> 8)|(1 << 7)

谢谢、

Drew

尊敬的 Drew-san：

我已经研究了系统的各个方面。

-*不使用 CDR 的原因:**

我与一位稍微参与了系统设计的人员交谈。 他们提到过去曾尝试使用 CDR、但它效果不佳。 “效果不佳“的具体含义尚不清楚、但似乎存在 CDR 偶尔会失去锁定的情况。 此外、作为此重定时器 IC 的输出目标、FPGA 的 CDR 性能相当不错、因此我们决定无需在重定时器 IC 中强制使用 CDR。 出于这些原因、得出结论只使用 CTLE 增益添加。

-** VCO 速率为 11.88Gbps 的原因 PS：**

我有错误的信息。 此重定时器 IC 的信号输入实际上是 5.94Gbps 4 通道。

***寄存器 0x3A 是否会影响寄存器 0x03？**

我用你教我的方法检查。 具体步骤如下：
（步骤 C1）使用电缆 A（约 4 米）连接发送设备和接收设备。
（步骤 C2）将 0Ch 写入寄存器 0xFF。
（步骤 C3）将 0Ch 写入寄存器 0x3A。 （默认值：寄存器 0x3A = 80h）
（步骤 C4）将 80h 写入寄存器 0x6F。 (0x6F[7]= 1)
（步骤 C5）将 20h 写入寄存器 0x31。
（步骤 C6）将 1Ch 写入寄存器 0x0A。
（步骤 C7）等待 1 秒以上
（步骤 C8）将 10h 写入寄存器 0x0A。
（步骤 C9）读取寄存器 0x03。

因此、经确认寄存器 0x03 的值确实跟随 0x3A 的值。
现在、考虑到以上几点、我们还有一些问题尚不清楚：
-输入 5.94Gbps 4 通道信号时需要哪些寄存器设置?
-即使关闭 CDR、同一 IC 的自动自适应 CTLE 功能是否可用？

此致。