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[参考译文] DP83867CR:DP83867CR 连接下降/缺少数据包

Guru**** 2539500 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1538732/dp83867cr-dp83867cr-connection-falls-packet-missing

器件型号:DP83867CR


工具/软件:

您好:
我们使用了 DP83867CRRGZ、但有时连接会下降、比方说是随机的。  
首先、我们通过示波器和 Z0 探头 (焊接在 DP83867CRRGZ 附近的 TX 侧电线上)检查 RGMII CLK 和数据。 这种方法是否可以获得良好的测量结果?

CLK 和数据信号在我们的 PCB 上是长度匹配的 — 皮秒差异。
我想输出的信号是错误的、我们需要通过 0x0086 寄存器正确设置延迟、但我不确定、我很乐意再次检查 此问题。


蓝色波为 CLK、红色数据信号。  


非常感谢您对如何解决我们的问题的任何想法。
Tomas

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    您好、  

    这样测量是一种很好的方法。 如果这是 MAC 接收数据时出现的问题、使用 86h 寄存器修改 RGMII 延迟时序将解决该问题。 请注意、您必须在寄存器 32h 中将 PHY 设置为 RGMII 延迟模式、以确保 86h 中的设置正常工作。 您是否在测量 PHY 上的 RX_CLK 和 RX 数据引脚(这些是从 PHY 发送到 MAC 的数据)?

    此外、为了更好地解决 问题、测试设置是什么? 该问题多久发生一次?

    您是否也可以将寄存器信息从 0x00 发送到 0x1F?

    您是否也有机会查看我们产品页面上的故障排除指南、并阅读存储每个通道链路质量的寄存器信息?

    请告诉我。

    此致、

    j

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    尊敬的 J:
    我正在与我的同事 Tomáš 一起处理这个问题。 我们在 FPGA 附近测量了 RX_CLK 和 RX_DATA。

    这 是我们的想法,那么我们有错误的设置寄存器 86H。
    执行修复后、我们将提供更多信息。 感谢您确认我们是否正确。
    BR
    1 月

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    您好、Jan、  

    请让我了解最新信息。 请注意、86h 和 32h 是扩展寄存器、因此只能通过特定方式访问:  



    另外、如果您能回答我上面的问题、那将会很好。 我还想排除、这可能不是 RGMII 时序问题。  

    此致、
    j

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    我们已将两条线路的延迟寄存器 86h 更改为 1.75ns、连接似乎仍然稳定且没有重叠。
    链路质量寄存器(A、B、C、D 通道)中的值总共约为 60。

    这是解决了,非常感谢!
    Tomas 和 Jan

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    很高兴听到!

    此致、

    j