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器件型号：DP83826I工具/软件：
您好：
最大低电平输出电压列为 0.8V。这是正确的吗？ 对于标准的 3.3V LVTTL/LVCMOS 驱动器、预计电压值会较低、如 0.4V。
如果 VOL = 0.8V、则 VOL 和接收器的 VIL 之间没有误差裕度
SCEA021A 的典型 3.3V LVTTL/LVCMOS 电平。
工具/软件：
您好：
最大低电平输出电压列为 0.8V。这是正确的吗？ 对于标准的 3.3V LVTTL/LVCMOS 驱动器、预计电压值会较低、如 0.4V。
如果 VOL = 0.8V、则 VOL 和接收器的 VIL 之间没有误差裕度
SCEA021A 的典型 3.3V LVTTL/LVCMOS 电平。
尊敬的 Kristjan：
从 VOL_3V3 规格中可以看出、0.8V VOL 最大值似乎相对来自 8mA 的高负载电流 。 您可以在 DP83826 数据表中看到这一点、图 9-5：
高负载电流可能成为一个问题的示例是、如果您将 输出 直接连接到 3.3V VDDIO 电源轨并尝试驱动为低电平。 这将导致 输出灌入大量电流并提高 VOL 规格、类似于数据表图。 您可以将其想象成 输出 战斗到驱动 电压轨较低、但没有足够的驱动强度来实现。
如果正确搭接 PHY（（PD 上的限流电阻器、搭接引脚上的相应 PU/PHY 电阻器）、PHY 的 输出引脚不应灌入足够的电流来达到 0.8V VOL。 以 strap 配置设置为例、在建议的 2.49k 上拉至 3.3V VDDIO 时、流入连接 输出的灌电流为（最多）3.3/2490 = 1.3mA。 查看 DP83826 数据表中的图 9-5、我们预计 VOL 会 保持不变 0.2V 以下 。
我现在要研究的是、 在 2mA 负载的测试条件下、最大 VOL_3V3 是 0.8V。 根据图 9-5、2mA 负载电流下的最大值应接近 0.2V。
我希望使用更多发现结果来更新此主题、但我希望这有助于解释您最初的 0.8V 规格问题。 如果您有任何其他问题、请告诉我。
此致、
Shane
谢谢 Shane！ 这确实减轻了我最初的关切。
图 9-5 是否考虑了集成 MAC 串联端接电阻？ 如果是、是使用 快速模式还是慢速模式？ 我在另一篇论坛帖子中看到、数据表中的 50Ω 规格适用于快速模式和慢速模式、即 90Ω。
尊敬的 Kristjan：
图 9-5 展示了输出灌电流与 VOL 的关系、适用于快速模式或慢速模式。
快速/慢速模式会更改 MAC 接口上的内部端接电阻。 这会在驱动低电平时改变流入输出端的电流量、但 电流不会改变 VOL 与电流的关系 如图 9-5 所示。
在快速/慢速模式情况下、如果 PHY 正确搭接、则不应达到灌电流的 8mA (0.8V VOL)。 在实际应用中、输出将通过 2.49k Ω Strap 配置电阻器路由至连接的接收器和 VDDIO 电压轨。 接收器不会提供电流、因此 PHY 灌入的唯一电流源将是 2.49k 电阻器。 我绘制了一个图表来帮助展示这一点：
此致、
Shane
