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请注意、DP83869 数据表的版本从 C 到 D、更新了“四级配置 (strap) 模式 0 Rlo 建议从 2.49k 更改为开路“。 我假设参考表 10 2 级 Strap 配置电阻比而不是 4 级 Strap 配置、因为模式 0 Rlo 从 2.49k 更改为开路。
修订版 C：
修订版 D：
考虑到这一点、我们遵循了数据表修订版 C (2 级应用的 Rlo = 2.49k)。 几个问题：
-这种自举电阻变化的原因是什么?
-您建议我们不安装 Rlo 以与修订版 D 保持一致吗?
-由于 JTAG_TDO 是一个多用途的引脚,如果我们计划使用 JTAG 边界扫描,我们该如何将它绑定?
谢谢、
Brendan
您好 Brendan、
我们更新了 Rlo 值、因为 DP83869 在 2 级配置 (strap) 引脚上具有内部下拉电阻。
如果未使用搭接电阻器、内部下拉电阻器会将这些搭接拉至低电平、因此不需要 Rlo。 可以保留 Rlo、但将其移除会节省 BOM 成本、因此我们进行此更改的原因。
-由于 JTAG_TDO 是一个多用途引脚、如果我们计划使用 JTAG 边界扫描、我们应该如何将其设置为带？
任何 自举电阻器都应足够弱、不会干扰 JTAG 运行。 这类似于 MAC 接口数据引脚也是配置 (strap) 设置的方式。
我希望这对您有所帮助、如果您还有其他问题、请告诉我。
此致、
Shane
嗨、Shane、
我明白了。 因此、如果是这样、我看不到模式 0 的 Vmax 如何接近 0.18 x VDDIO、除非内部也有上拉电阻器。 我在此处的论坛中找到了此图： DP83867E：Strap 配置状态寄存器 (0x6e) 复位？
对我来说、好像 在上电和复位期间有一些比较器、然后在正常工作期间切换到缓冲器。
此外、根据图 6-1 上电时序和 6.6 时序要求中的 T1-T3、是否说在 VDDIO 为高电平之后、RESET 应保持低电平至少 200ms、以便允许正确读取硬件配置 (strap)？
