[参考译文] DS90UB953-Q1：CLK_OUT

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Guru**** 2560390 points

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https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1571735/ds90ub953-q1-clk_out

器件型号：DS90UB953-Q1

工具/软件：

尊敬的团队：

如果在 STP 模式下使用 CLK_OUT、并且 I2C 电压电平为 3.3V

IDX 4 -> Vidx 目标电压 1.224V -> Rbot= 100k、Rtop = 47k -> I2C 7 位地址为 0x19、I2C 8 位地址为 0x32

1) 是否可以对底部分辨率使用 100k、对顶部分辨率使用 47k？

2) 顶部的 res 应拉至 VDD_1P8_D（引脚 25）、1.8V？

3) 当将 CLK_OUT 引脚与上电阻一起使用时,什么是 Vos（输出共模电压）? 是 1.224V 吗？

4) 当将 CLK_OUT 引脚与上电阻一起使用时,什么是 VOD（输出电压摆幅）?

5) 我必须将这个 CLK_OUT 馈送到接受 LVCMOS 3.3V 的时钟输入,我假设我将需要进行交流耦合,然后偏置信号? 您会提出什么建议？

CLK_OUT（来自 SER）-> IDX 上拉/下拉->交流耦合电容->具有 Rt 和 Rb 的电阻器偏置网络、其中 Rt 拉至 3.3V ->串联电阻器-> IC 的时钟输入

或

CLK_OUT（来自 SER） -> IDX 上拉/下拉->串联电阻器->交流耦合电容-> 具有 Rt 和 Rb 的电阻器偏置网络、其中 Rt 拉至 3.3V -> IC 的时钟输入

此致、

3 个月前

0 admin 3 个月前

TI__Guru**** 2560390 points

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您好、

1) 是否可以对底部分辨率使用 100k、对顶部分辨率使用 47k？

使用 CLK_OUT 功能时、需要在 35k Ω 的 CLK_OUT/IDX 引脚上具有最小负载阻抗。如果使用了 47k 上拉电阻和 100k 下拉电阻、则负载阻抗将仅为~31.97k Ω。因此、我们建议将 68.1k 上拉电阻和 137K 下拉电阻用于~45.49k Ω 的负载阻抗。

2) 最高分辨率应拉至 VDD_1P8_D（引脚 25）、1.8V？

IDX 上拉电阻器应连接到 VDD 1.8V 电源。

3) 当 CLK_OUT 引脚与上电阻器一起使用时、Vos（输出共模电压）是多少？是 1.224V 吗？

CLK_OUT 是 1.8V LVCMOS 信号、因此共模电压~0.9V。如果负载阻抗大于 35k Ω、则上拉和下拉电阻对逻辑高电平和低电平的影响极小。

4) 使用 CLK_OUT 引脚与上电阻器时、什么是 VOD（输出电压摆幅）？ [/报价]
请参阅数据表中的 CLK_OUT 规格。

5) 我必须将该 CLK_OUT 馈送到接受 LVCMOS 3.3V 的时钟输入、我假设我需要进行交流耦合、然后对信号进行偏置？您会提出什么建议？

由于 CLK_OUT 信号已经是 LVCMOS、因此不建议使用交流耦合。电阻器偏置网络也无法用于有效地将时钟信号转换为 3.3V LVCMOS。我建议考虑使用电平转换器或时钟缓冲器 IC 来将 1.8V 转换为 3.3V LVCMOS。

此致、

Lucas
[/quote]

0 admin 3 个月前

TI__Guru**** 2560390 points

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亲爱的卢卡斯：

感谢您的回答。

因此,如果不使用 CLK_OUT ,那么我可以使用 100k 下拉和 47k 上拉,如果使用它,那么我应该使用 DS 中的建议值或计算,以便阻抗大于 35k ? 如果未使用 CLK_OUT、我们可以关闭 CLK_OUT 的寄存器吗？

是否有推荐用于 LVCMOS 1.8V 至 LVCMOS 3.3V 的电平转换器或时钟缓冲器？

此致、

0 admin 3 个月前

TI__Guru**** 2560390 points

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尊敬的 D：

您的理解是正确的。如果未使用 CLK_OUT、只要引脚上的电压电平在数据表中指定的范围内、就可以使用任何值的上拉/下拉电阻器。如果使用 CLK_OUT、只要负载阻抗大于 35k Ω、您就可以选择任何上拉/下拉电阻。数据表中建议的电阻值满足 35k Ω 负载阻抗要求、许多客户坚持使用这些值。

如果未使用 CLK_OUT、则可以通过写入寄存器 0x06=0x20 来禁用它。在这种情况下、输出将保持静态高电平或低电平。

关于器件建议、我建议在时钟和计时论坛上打开一个新主题。我专注于 FPD-Link 产品。

此致、

Lucas

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