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[参考译文] TUSB1210:TUSB1210 时钟信号长度匹配

Guru**** 2680515 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1599763/tusb1210-tusb1210-clock-signal-length-matching

器件型号: TUSB1210

我目前正在设计中将 TUSB1210BRHBR 作为 USB 2.0 主机实施。 我当时查看了数据表中表 10-1 上的布线指南、发现了关于时钟信号布线的不同建议、这让我对正确的路径提出了问题。  

表 10-1 项目 1.03 规定、对于 CLK 和应路由到等效长度的 ULPI 信号、路由建议成立。 我不清楚这是说 CLK 也需要与 ULPI 信号长度匹配、还是应该首先进行布线。

表 10-1 项目 4.00 说明 USB 时钟应尽可能缩短布线长度。 如果项目 1.03 表示时钟长度与 ULPI 信号匹配、那么这两条语句会发生冲突。

之前使用过此零件的任何人是否对正确的工艺路线方法有任何了解?

提前感谢!

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好 Michael:

     我不 认为有 冲突 。

           对于 所有 ULPI 信号(包括 CLK)、使布线长度尽可能匹配。

         为所有 ULPI 信号(包括 CLK)保持尽可能短的布线长度  。

      要使用哪个 FPGA 客户?

    好极了

    Brian