[参考译文] DS92LV16：开机问题

您好、Chris、  

您能否描述不正确的设备行为？ 上电后您如何尝试使用该器件、以及尝试使用该器件后 Vcc 超过 2.2V 多长时间？  

此致、

马特

您好、Matt、感谢您的答复

为回答您的问题、并联 侧器件连接到 FPGA（未进行配置）、并在上电后几秒钟内开始驱动器件。 3.3V 上电行为正常。

由于行为不当、我的意思是串行链路末端的其他器件无法实现锁定。 我们有一个“经过验证和测试“的协议来驱动同步、直到在接收器上实现锁定。 十多年来、我们一直在多种设计中使用该器件。 这是我第一次看到这个问题。

器件似乎 在上电时进入此“锁定状态“、任何 FPGA 重新配置都会解决该问题。 器件默认有一个外部复位线、但我通过实验发现、通过将 TCLK、DIN、REFCLK 线路保持在器件 静态状态、这会 强制进行某种复位。 此后、设备会 正常锁定到另一个设备、而不会出现任何问题。 FYI DEN、REN 被永久上拉、PWRDN 引脚被拉至无效状态。

我的调查正在进行中,我刚刚发布到论坛,看看是否有其他人看到类似的行为,或者也许一个原始设计师有一个想法

我对总体 PCB 布局和去耦等很有信心、因为这是我们广泛使用的器件。

您好、Chris、  

您是只看到一个单元出现这种情况、还是在尝试更换时看到多个单元出现这种情况？  

此致、

马特  

您好、很抱歉回复延迟、

我们在多个器件上看到了这一点。 我们有一个有效的修复功能、可将发送到器件的信号保持静态几秒钟。

此致

Chris

您好、Chris、

因此、为了确保我正确理解您的用例、您正在将下游串行器上的 SYNC 引脚驱动为高电平、以生成同步模式、该模式包含 8 位数据高电平后跟 8 位数据低电平、供相关的解串器锁定到该模式。 是这样吗？  

如果是、/LOCK 引脚是否暂时变为低电平、或者它是否始终保持高电平？  您是否能够确认下游串行器正在输出预期的同步模式？  

此外、如果您尚未尝试以下上电序列、您能否同时为所有 VDD 引脚上电、应用时钟 (REFCLK 和 TCLK)、然后将/PWDN 断电引脚拉至高电平以启用发送和/或接收通道。  

如果您分享这些器件连接方式的原理图、这将会很有帮助。  

此致、

马特

您好、Matt

是的、SYNC 引脚被驱动如您所说、对。

LOCK 引脚似乎变为低电平有时是、但 通常的故障模式是两端 SYNC 引脚处于高电平接收端的 LOCK 信号绝不会变为低电平...  

我不 能保证同步为高电平时发送的串行模式、也不能保证数据通过串行链路传输到未损坏的接收芯片。 不过。  串行链路完整性通常良好 、一旦链路启动并锁定、我就没有检测到任何故障。如果可以、我将尝试在范围内进行检查。

您请求的上电序列也会比较棘手、因为 PWDN 信号未被主动驱动、而只是被上拉。 我也会处理这个问题

原理图...  我们在一个板上有 12 个控制器 (0、1、2、3、4、5、6、7、8910、11)。
我的测试模式链路使用 SFP 串行电缆将串行 TX 0 连接到串行 rx1、反之亦然、2to3、4to5 等。

这只是为了确认我们现在已经有了解决这个问题的方法。 我们会将所有可以主动驱动的信号（DIN、TCLK 和 SYNC。）保持在静态状态、在上电几秒钟后、芯片行为恢复正常。

再次感谢

Chris